JPH03212733A - メモリコマンド処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、メモリコマンド処理装置に関し、特に、マイ
クロプログラム実行時のメモリコマンド処理に用いて好
適なメモリコマンド処理装置に関する。

（従来の技術） 従来、マイクロプログラム（ファームウェア）によって
メモリのリード／ライト処理を行なう場合、目的とする
データのり−ド／ライトはメモリコマンドを指定した次
のタイミングで実行される。

第３図は、マイクロプログラムによるメモリアクセスの
ためのマイクロアドレスの処理フローの従来の一例を示
す。この図においては、特にメモリのリードの場合を例
示している。

今、処理すでメモリリード命令を出すと、このタイミン
グで、アドレス計算、アドレス関係のレジスタのセット
を行ないなからメモリのアクセスが行なわれる。そして
、次のタイミングの処理Ｃでは、前のステップでアクセ
スしたメモリデータが送られ、外部バッファにラッチさ
れる。つまり、メモリリード命令の指定された次のタイ
ミングでメモリデータを読み出すことができる。同様の
ことが、処理ｅと処理ｆの関係でも成立する。よって、
処理ｅてメモリリード命令が出された場合、次のタイミ
ングの処理ｆで実際にメモリデータが得られる。

（発明が解決しようとする課題） 従来の処理方式では、メモリコマンドか頻繁に使用され
るようなソフトウェア命令においては、メモリアドレス
の指定とデータの読み出しという手順の処理ステップが
必要となり、多くの処理時間を必要とするばかりでなく
、ＣＰＵの処理性能を劣化させる原因となっていた。

本発明は、上記に鑑みてなされたもので、その目的は、
メモリコマンドを先行処理することによって、マイクロ
プログラム実行時のメモリコマンドの処理時間を短縮可
能としたメモリコマンド処理装置を提供することにある
。

〔発明の構成〕

（課題を解決するための手段） 本発明のメモリコマンド処理装置は、マイクロプログラ
ムのメモリコマンドを除く部分を格納する第１のメモリ
と、マイクロプログラムのメモリコマンドを格納する第
２のメモリと、前記第１のメモリに現在実行中のマイク
ロアドレスｎを与えるとともに、前記第２のメモリに次
に実行すべきマイクロアドレスｎ＋１を与えるシーケン
サと、前記第１のメモリの出力命令コードを保持、解読
して制御演算部に与える第１のラッチ／デコーダと、前
記第２のメモリの出力命令コードを保持、解読する第２
のラッチ／デコーダと、前記第２のラッチ／デコーダの
出力からメモリのアドレスを演算してラッチするアドレ
ス演算／ラッチと、第２のラッチ／デコーダの出力及び
前記アドレス演算／ラッチの出力に基づいて、メモリコ
マンドを先行処理するメモリ制御手段と、を備えるもの
として構成される。

（作　用） シーケンサより第１のメモリに現在実行中のマイクロア
ドレスｎを与えるとともに、第２のメモリに次に実行す
べきマイクロアドレスｎ＋１を与える。前記第１のメモ
リよりマイクロプログラムのメモリコマンドを除く部分
を第１のラッチ／デコーダ手段に与え、この出力命令コ
ードを保持、解読させて制御演算部に与えることにより
現在の処理を実行させる。これと並行して、第２のメモ
リよりマイクロプログラムのメモリコマンドを第２のラ
ッチ／デコーダに与える。これにより、この出力命令コ
ードを保持、解読させ、この解読結果をアドレス演算／
ラッチに与え、メモリのアドレスを演算してラッチさせ
る。更に、第２のラッチ／デコーダとアドレス演算／ラ
ッチの各出力をメモリ制御手段に与えることにより、メ
モリコマンドを先行処理させている。

（実施例） 以下、図面を参照しながら本発明の詳細な説明する。

第１図は、本発明の一実施例に係るメモリコマンド処理
装置のブロック図である。この第１図において、メモリ
１はＲＯＭまたはＲＡＭで構成されており、ファームウ
ェア（マイクロインストラクション）が格納される。ラ
ッチ２はメモリ１に接続され、現在実行中のマイクロイ
ンストラクションをラッチする。命令デコーダ３は、ラ
ッチ２にラッチされたマイクロインストラクションを解
読し、演算制御部１１に命令を伝え、必要な処理を行な
わせる。

メモリ４は、ＲＯＭまたはＲＡＭで構成されており、メ
モリコマンドのみのファームウェアが格納されている。

ラッチ５はメモリ４に接続され、次に実行すべきメモリ
コマンドのマイクロインストラクションをラッチする。

命令デコーダ６は、ラッチ５にラッチされたマイクロイ
ンストラクションを解読し、次に実行すべきメモリコマ
ンドのマイクロインストラクションに基づく命令をアド
レス演算部７並びにメモリ制御部１０に送出する。

アドレス演算部７は、命令デコーダ６の命令に従ってメ
モリのアドレス計算を実行する。ラッチ８はアドレス演
算部７て得られたアドレスを一時ラッチする。シーケン
サ９は、現在実行中のマイクロアドレスと、次に実行す
べきマイクロアドレス（現在実行中のマイクロアドレス
＋１）をメモリ１並びにメモリ４に出力して制御する。

以上のような構成において、次にその動作を第２図の処
理フローの一例に従って説明する。

シーケンサ９が、処理Ａのマイクロアドレスをメモリ１
に出力するとする。これにより、メモリ１は、与えられ
たマイクロアドレスに従って命令コードをラッチ２に出
力し、保持させる。命令デコーダ３は、ラッチ２にラッ
チされた命令コードを解読し、命令を演算制御部１１に
伝え、制御を実行させる。以上の動作と並行して、シー
ケンサ９は、メモリ４に、現在実行中のマイクロアドレ
スｎ（メモリ１に与えらたマイクロアドレス）よりも１
つだけ先行するマイクロアドレスｎ＋１を出力する。こ
のマイクロアドレスｎ＋１は、処理Ｂに対応するもので
ある。メモリ４は、与えられたマイクロアドレスｎ＋１
に従った命令コード（メモリ関係命令のみ）をラッチ５
に出力、保持させる。命令デコーダ６は、ラッチ５にラ
ッチされたメモリ関係の命令コードを解読し、命令をア
ドレス演算部７及びメモリ制御部１０に伝え、制御させ
ている。アドレス演算部７は、与えられたメモリ関係の
命令に従って、メモリのアドレス計算を行ない、ラッチ
８に結果を保持させ、メモリ制御部１０に転送させる。

このように、現在実行するべき命令に対応する処理Ａの
実行処理に関しては、メモリ１、ラッチ２及び命令デコ
ーダ３から演算制御部１１に至る系で実行させておく。

これに対し、次に実行するべき命令に対応する処理Ｂの
中のメモリ関係の命令に関しては、メモリ４、ラッチ５
、命令デコーダ６、アドレス演算部７、ラッチ８からメ
モリ制御部１０に至る系で先行処理しておく。その結果
、処理が進んで処理Ｂに入ったときは、既にメモリ関係
の処理は先行処理で終了しているので、直ちにメモリデ
ータを得ることができる。

以上のような先行処理を、順次続く処理、例えば、処理
Ｃと処理りの間ても実行させる。これにより、メモリ関
係の処理に関しては常に先行処理が行なわれることにな
る。これにより、メモリコマンドが多くても、処理時間
をかけすに処理することができる。

〔発明の効果〕

以上述べたように本発明によれば、メモリコマンドを先
行処理させるようにしたので、実質的なメモリコマンド
処理時間を大幅に低減することができ、これにより、メ
モリコマンドが頻繁に利用されるようなソフトウェア命
令に対しても高速処理が可能となり、ＣＰＵの処理性能
を大幅に向上させるこａができる。

【図面の簡単な説明】

第１図は本発明の一実施例に係るメモリコマンド処理装
置のブロック図、第２図は第１図の構成の動作を説明す
るためのマイクロアドレスによる処理フローの一例を示
す説明図、第３図はマイクロアドレスによる従来の処理
フローの一例を示す説明図である。 １．４・・・メモリ、２，５．８・・・ラッチ、３．６
・・・命令デコーダ、７・・・アドレス演算部、９・・
・シーケンサ、１０・・・メモリ制御部、１１・・・演
算制御部。

Claims (1)

1. 【特許請求の範囲】 マイクロプログラムのメモリコマンドを除く部分を格納
   する第１のメモリと、 マイクロプログラムのメモリコマンドを格納する第２の
   メモリと、 前記第１のメモリに現在実行中のマイクロアドレスｎを
   与えるとともに、前記第２のメモリに次に実行すべきマ
   イクロアドレスｎ＋１を与えるシーケンサと、 前記第１のメモリの出力命令コードを保持、解読して制
   御演算部に与える第１のラッチ／デコーダと、 前記第２のメモリの出力命令コードを保持、解読する第
   ２のラッチ／デコーダと、 前記第２のラッチ／デコーダの出力からメモリのアドレ
   スを演算してラッチするアドレス演算／ラッチと、 第２のラッチ／デコーダの出力及び前記アドレス演算／
   ラッチの出力に基づいて、メモリコマンドを先行処理す
   るメモリ制御手段と、 を備えることを特徴とするメモリコマンド処理装置。