JPH1174790A - アナログ−デジタルコンバータ及びその評価方法 - Google Patents
アナログ−デジタルコンバータ及びその評価方法Info
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- JPH1174790A JPH1174790A JP9232394A JP23239497A JPH1174790A JP H1174790 A JPH1174790 A JP H1174790A JP 9232394 A JP9232394 A JP 9232394A JP 23239497 A JP23239497 A JP 23239497A JP H1174790 A JPH1174790 A JP H1174790A
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Abstract
(57)【要約】
【課題】マイクロコンピュータ等に搭載されたアナログ
−デジタルコンバータのテストを他のデジタル部の評価
と並行して行うことによりテスト時間を短縮し得、かつ
被変換アナログ電圧をアナログ−デジタルコンバータに
内蔵のデジタル−アナログコンバータにより作成するこ
とによりアナログ−デジタルコンバータのテスト時の構
成を簡単にし得るアナログ−デジタルコンバータ及びそ
の評価方法を提供する。 【解決手段】コンパレータでアナログ入力電圧を基準電
圧と比較してデジタル信号に変換するアナログ−デジタ
ルコンバータにおいて、アナログ−デジタルコンバータ
に内蔵されているデジタル−アナログコンバータ１５で
作成された出力電圧を被変換アナログ電圧とし、この被
変換アナログ電圧をコンパレータ１４で基準電圧と比較
してデジタル信号に変換することを特徴とする。
−デジタルコンバータのテストを他のデジタル部の評価
と並行して行うことによりテスト時間を短縮し得、かつ
被変換アナログ電圧をアナログ−デジタルコンバータに
内蔵のデジタル−アナログコンバータにより作成するこ
とによりアナログ−デジタルコンバータのテスト時の構
成を簡単にし得るアナログ−デジタルコンバータ及びそ
の評価方法を提供する。 【解決手段】コンパレータでアナログ入力電圧を基準電
圧と比較してデジタル信号に変換するアナログ−デジタ
ルコンバータにおいて、アナログ−デジタルコンバータ
に内蔵されているデジタル−アナログコンバータ１５で
作成された出力電圧を被変換アナログ電圧とし、この被
変換アナログ電圧をコンパレータ１４で基準電圧と比較
してデジタル信号に変換することを特徴とする。
Description
【０００１】
【発明の属する技術分野】本発明はＢＩＳＴ（Ｂｕｌｉ
ｄ ｉｎ ｓｅｌｆ ｔｅｓｔ）を実現するために使用
されるテスト回路を有するアナログ−デジタルコンバー
タ（以下ＡＤＣという）及びその評価方法に関するもの
である。
ｄ ｉｎ ｓｅｌｆ ｔｅｓｔ）を実現するために使用
されるテスト回路を有するアナログ−デジタルコンバー
タ（以下ＡＤＣという）及びその評価方法に関するもの
である。
【０００２】
【従来の技術】図３は従来のＡＤＣを示す構成説明図で
ある。すなわち、モード・コントロールレジスタ１から
ＡＤＣ変換モードを示す信号がコントロール回路２に入
力されると、このコントロール回路２はセレクタ３を制
御して、複数のアナログ信号ＡＩＮ０〜ＡＩＮＮから１
つのアナログ入力信号が選択され、コンパレータ４の反
転入力端子にアナログ入力電圧として加えられる。また
モード・コントロールレジスタ１からＡＤＣ変換モード
を示す信号がコントロール回路２に入力されると、この
コントロール回路２はデジタル−アナログコンバータ
（以下ＤＡＣという）５の出力電圧ＯＵＴを制御し、Ｄ
ＡＣ５の出力電圧ＯＵＴがコンパレータ４の非反転入力
端子に基準電圧として加えられる。コンパレータ４は、
セレクタ３からのアナログ入力電圧がＤＡＣ５からの基
準電圧より高ければ「１」、セレクタ３からのアナログ
入力電圧がＤＡＣ５からの基準電圧より低ければ「０」
を変換結果格納レジスタ６に出力し、このレジスタ６に
格納する。前記レジスタ６は変換結果が格納されると、
コントロール回路２を制御してＤＡＣ５から次の基準電
圧をコンパレータ４の非反転入力端子に加え、同様な動
作を繰り返す。
ある。すなわち、モード・コントロールレジスタ１から
ＡＤＣ変換モードを示す信号がコントロール回路２に入
力されると、このコントロール回路２はセレクタ３を制
御して、複数のアナログ信号ＡＩＮ０〜ＡＩＮＮから１
つのアナログ入力信号が選択され、コンパレータ４の反
転入力端子にアナログ入力電圧として加えられる。また
モード・コントロールレジスタ１からＡＤＣ変換モード
を示す信号がコントロール回路２に入力されると、この
コントロール回路２はデジタル−アナログコンバータ
（以下ＤＡＣという）５の出力電圧ＯＵＴを制御し、Ｄ
ＡＣ５の出力電圧ＯＵＴがコンパレータ４の非反転入力
端子に基準電圧として加えられる。コンパレータ４は、
セレクタ３からのアナログ入力電圧がＤＡＣ５からの基
準電圧より高ければ「１」、セレクタ３からのアナログ
入力電圧がＤＡＣ５からの基準電圧より低ければ「０」
を変換結果格納レジスタ６に出力し、このレジスタ６に
格納する。前記レジスタ６は変換結果が格納されると、
コントロール回路２を制御してＤＡＣ５から次の基準電
圧をコンパレータ４の非反転入力端子に加え、同様な動
作を繰り返す。
【０００３】例えば図４に示すように、セレクタ３によ
りアナログ信号ＡＩＮ０が選択されてアナログ入力電圧
０．７５Ｖがコンパレータ４の反転入力端子に加えられ
た場合、先ずＤＡＣ５から基準電圧２．５Ｖ（５Ｖ×１
／２）がコンパレータ４の非反転入力端子に加えられ、
コンパレータ４から「０」が変換結果格納レジスタ６に
格納される。次に、ＤＡＣ５から基準電圧１．２５Ｖ
（５Ｖ×１／４）がコンパレータ４の非反転入力端子に
加えられ、コンパレータ４から「０」が変換結果格納レ
ジスタ６に格納される。次に、ＤＡＣ５から基準電圧
０．６２５Ｖ（５Ｖ×１／８）がコンパレータ４の非反
転入力端子に加えられ、コンパレータ４から「１」が変
換結果格納レジスタ６に格納される。次に、ＤＡＣ５か
ら基準電圧０．９３７５Ｖ（５Ｖ×３／１６）がコンパ
レータ４の非反転入力端子に加えられ、コンパレータ４
から「０」が変換結果格納レジスタ６に格納される。こ
のようにして変換結果格納レジスタ６には４ビットのデ
ジタル信号「００１０」が格納される。
りアナログ信号ＡＩＮ０が選択されてアナログ入力電圧
０．７５Ｖがコンパレータ４の反転入力端子に加えられ
た場合、先ずＤＡＣ５から基準電圧２．５Ｖ（５Ｖ×１
／２）がコンパレータ４の非反転入力端子に加えられ、
コンパレータ４から「０」が変換結果格納レジスタ６に
格納される。次に、ＤＡＣ５から基準電圧１．２５Ｖ
（５Ｖ×１／４）がコンパレータ４の非反転入力端子に
加えられ、コンパレータ４から「０」が変換結果格納レ
ジスタ６に格納される。次に、ＤＡＣ５から基準電圧
０．６２５Ｖ（５Ｖ×１／８）がコンパレータ４の非反
転入力端子に加えられ、コンパレータ４から「１」が変
換結果格納レジスタ６に格納される。次に、ＤＡＣ５か
ら基準電圧０．９３７５Ｖ（５Ｖ×３／１６）がコンパ
レータ４の非反転入力端子に加えられ、コンパレータ４
から「０」が変換結果格納レジスタ６に格納される。こ
のようにして変換結果格納レジスタ６には４ビットのデ
ジタル信号「００１０」が格納される。
【０００４】このようなＡＤＣ等のアナログ回路を搭載
するマイクロコンピュータのテストでは、通常デジタル
部を評価して、さらにアナログ部を評価する等、２度の
テストを行う必要があった。
するマイクロコンピュータのテストでは、通常デジタル
部を評価して、さらにアナログ部を評価する等、２度の
テストを行う必要があった。
【０００５】また、一般にデジタル部の評価に対してア
ナログ部の評価に時間がかかり、結果的にＬＳＩ１個の
テスト時間が増加する等の問題があった。さらに、アナ
ログ部の評価の為に、例えばＡＤＣの場合は、基準電圧
用の高精度電源とアナログ入力電圧用の高精度電源が必
要になり、量産性を考えた場合の設備面での問題もあっ
た。
ナログ部の評価に時間がかかり、結果的にＬＳＩ１個の
テスト時間が増加する等の問題があった。さらに、アナ
ログ部の評価の為に、例えばＡＤＣの場合は、基準電圧
用の高精度電源とアナログ入力電圧用の高精度電源が必
要になり、量産性を考えた場合の設備面での問題もあっ
た。
【０００６】また、逆に量産性を向上する為に、工場で
の出荷テストは、予め定められたポイントのみのサンプ
リング評価を行っている場合もあった。このような場合
は、何らかの原因によりサンプリングしたポイント以外
でのみ特性不良があっても排除できない等の問題があっ
た。
の出荷テストは、予め定められたポイントのみのサンプ
リング評価を行っている場合もあった。このような場合
は、何らかの原因によりサンプリングしたポイント以外
でのみ特性不良があっても排除できない等の問題があっ
た。
【０００７】
【発明が解決しようとする課題】従来のマイクロコンピ
ュータ等に搭載されたＡＤＣのテストに於いて、ＡＤＣ
のテストを他のデジタル部の評価と別個に行っていた
為、テスト時間が増加する欠点があった。
ュータ等に搭載されたＡＤＣのテストに於いて、ＡＤＣ
のテストを他のデジタル部の評価と別個に行っていた
為、テスト時間が増加する欠点があった。
【０００８】またＡＤＣをテストする為に基準電圧用の
高精度電源とアナログ入力電圧用の高精度電源が必要に
なり、テスト時の構成が煩雑である欠点があった。本発
明は上記の事情に鑑みてなされたもので、マイクロコン
ピュータ等に搭載されたＡＤＣのテストを他のデジタル
部の評価と並行して行うことにより、テスト時間を短縮
し得、かつ被変換アナログ電圧をＡＤＣに内蔵のＤＡＣ
より作成することにより、ＡＤＣテスト時の構成を簡単
にし得るアナログ−デジタルコンバータ及びその評価方
法を提供することを目的とする。
高精度電源とアナログ入力電圧用の高精度電源が必要に
なり、テスト時の構成が煩雑である欠点があった。本発
明は上記の事情に鑑みてなされたもので、マイクロコン
ピュータ等に搭載されたＡＤＣのテストを他のデジタル
部の評価と並行して行うことにより、テスト時間を短縮
し得、かつ被変換アナログ電圧をＡＤＣに内蔵のＤＡＣ
より作成することにより、ＡＤＣテスト時の構成を簡単
にし得るアナログ−デジタルコンバータ及びその評価方
法を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記目的を達成するため
に本発明のＡＤＣは、コンパレータでアナログ入力電圧
を基準電圧と比較してデジタル信号に変換するＡＤＣに
おいて、ＡＤＣに内蔵されているＤＡＣで作成された出
力電圧を被変換アナログ電圧とし、この被変換アナログ
電圧をコンパレータで基準電圧と比較してデジタル信号
に変換することを特徴とするものである。
に本発明のＡＤＣは、コンパレータでアナログ入力電圧
を基準電圧と比較してデジタル信号に変換するＡＤＣに
おいて、ＡＤＣに内蔵されているＤＡＣで作成された出
力電圧を被変換アナログ電圧とし、この被変換アナログ
電圧をコンパレータで基準電圧と比較してデジタル信号
に変換することを特徴とするものである。
【００１０】また本発明のＡＤＣは、コンパレータでア
ナログ入力電圧を基準電圧と比較してデジタル信号に変
換するＡＤＣにおいて、ＡＤＣに内蔵され基準電圧及び
被変換アナログ電圧を作成するＤＡＣと、このＤＡＣで
作成された被変換アナログ電圧を基準電圧と比較してデ
ジタル信号に変換するコンパレータと、このコンパレー
タで変換されたデジタル信号が入力され予め定められた
演算を実行する演算回路と、この演算回路の演算結果を
格納するレジスタと、テストモードの起動によって動作
を開始させ、前記被変換アナログ電圧のデジタル信号へ
の変換を実行させるテスト制御回路とを具備することを
特徴とするものである。
ナログ入力電圧を基準電圧と比較してデジタル信号に変
換するＡＤＣにおいて、ＡＤＣに内蔵され基準電圧及び
被変換アナログ電圧を作成するＤＡＣと、このＤＡＣで
作成された被変換アナログ電圧を基準電圧と比較してデ
ジタル信号に変換するコンパレータと、このコンパレー
タで変換されたデジタル信号が入力され予め定められた
演算を実行する演算回路と、この演算回路の演算結果を
格納するレジスタと、テストモードの起動によって動作
を開始させ、前記被変換アナログ電圧のデジタル信号へ
の変換を実行させるテスト制御回路とを具備することを
特徴とするものである。
【００１１】ＡＤＣを搭載するマイクロコンピュータ等
に於いてテスト時間を短縮する為に、テスト制御回路を
設ける。このテスト制御回路によりＡＤＣのテストをＣ
ＰＵとは独立して行い、結果のみ格納レジスタに格納す
る。他のデジタル部等のテスト終了後に、この格納レジ
スタを読み出し、確認するだけでＡＤＣのテストを終え
ることができる（これを一般にＢＩＳＴという）。この
際にＡＤＣで変換する為の被変換アナログ電圧としては
ＡＤＣに使われている内蔵のＤＡＣの出力電圧を用い
る。
に於いてテスト時間を短縮する為に、テスト制御回路を
設ける。このテスト制御回路によりＡＤＣのテストをＣ
ＰＵとは独立して行い、結果のみ格納レジスタに格納す
る。他のデジタル部等のテスト終了後に、この格納レジ
スタを読み出し、確認するだけでＡＤＣのテストを終え
ることができる（これを一般にＢＩＳＴという）。この
際にＡＤＣで変換する為の被変換アナログ電圧としては
ＡＤＣに使われている内蔵のＤＡＣの出力電圧を用い
る。
【００１２】
【発明の実施の形態】以下図面を参照して本発明の実施
の形態例を詳細に説明する。図１は本発明の一実施形態
例を逐次比較型ＡＤＣに適用して示す構成説明図であ
る。すなわち、モード・コントロールレジスタ１１から
ＡＤＣ変換モードを示す信号がコントロール回路１２に
入力されると、このコントロール回路１２はセレクタ１
３を制御して、複数のアナログ信号ＡＩＮ０〜ＡＩＮＮ
から１つのアナログ入力信号が選択され、コンパレータ
１４の反転入力端子にアナログ入力電圧として加えられ
る。またモード・コントロールレジスタ１１からＡＤＣ
変換モードを示す信号がコントロール回路１２に入力さ
れると、このコントロール回路１２はＤＡＣ１５の出力
電圧ＯＵＴ１を制御し、ＤＡＣ１５の出力電圧ＯＵＴ１
がコンパレータ４の非反転入力端子に基準電圧として加
えられる。コンパレータ１４は、セレクタ１３からのア
ナログ入力電圧がＤＡＣ１５からの基準電圧より高けれ
ば「１」、セレクタ１３からのアナログ入力電圧がＤＡ
Ｃ１５からの基準電圧より低ければ「０」を変換結果格
納レジスタ１６に出力し、このレジスタ１６に格納す
る。前記レジスタ１６は変換結果が格納されると、コン
トロール回路１２を制御してＤＡＣ１５から次の基準電
圧をコンパレータ１４の非反転入力端子に加え、同様な
動作を繰り返す。
の形態例を詳細に説明する。図１は本発明の一実施形態
例を逐次比較型ＡＤＣに適用して示す構成説明図であ
る。すなわち、モード・コントロールレジスタ１１から
ＡＤＣ変換モードを示す信号がコントロール回路１２に
入力されると、このコントロール回路１２はセレクタ１
３を制御して、複数のアナログ信号ＡＩＮ０〜ＡＩＮＮ
から１つのアナログ入力信号が選択され、コンパレータ
１４の反転入力端子にアナログ入力電圧として加えられ
る。またモード・コントロールレジスタ１１からＡＤＣ
変換モードを示す信号がコントロール回路１２に入力さ
れると、このコントロール回路１２はＤＡＣ１５の出力
電圧ＯＵＴ１を制御し、ＤＡＣ１５の出力電圧ＯＵＴ１
がコンパレータ４の非反転入力端子に基準電圧として加
えられる。コンパレータ１４は、セレクタ１３からのア
ナログ入力電圧がＤＡＣ１５からの基準電圧より高けれ
ば「１」、セレクタ１３からのアナログ入力電圧がＤＡ
Ｃ１５からの基準電圧より低ければ「０」を変換結果格
納レジスタ１６に出力し、このレジスタ１６に格納す
る。前記レジスタ１６は変換結果が格納されると、コン
トロール回路１２を制御してＤＡＣ１５から次の基準電
圧をコンパレータ１４の非反転入力端子に加え、同様な
動作を繰り返す。
【００１３】図２は本発明に係るＡＤＣのテスト回路の
動作の一例を示すフローチャートである。すなわち、テ
スト用制御回路１７からＡＤＣのＢＩＳＴモードが起動
されると、先ず始めにＤＡＣ１５の出力電圧ＯＵＴ２を
設定して被変換アナログ電圧をＤＡＣ１５より作成して
セレクタ１３に供給する。次に、テスト用制御回路１７
からモード・コントロールレジスタ１１にＡＤＣのＢＩ
ＳＴモード等の設定を行い、モード・コントロールレジ
スタ１１からコントロール回路１２を制御してＡ／Ｄ
（アナログ／デジタル）変換を開始する。この場合、コ
ントロール回路１２はセレクタ１３を制御してＤＡＣ１
５からの被変換アナログ電圧がコンパレータ１４の反転
入力端子に加えられる。またコントロール回路１２はＤ
ＡＣ１５の出力電圧ＯＵＴ１を順次電圧を変えて設定
し、ＤＡＣ１５からの基準電圧としてコンパレータ１４
の非反転入力端子に加えられる。ＡＤＣのＢＩＳＴモー
ドでのＡ／Ｄ変換結果のデータは変換結果格納レジスタ
１６に取り込まれる。Ａ／Ｄ変換が終了すると、変換結
果格納レジスタ１６に一度取り込まれたＡ／Ｄ変換結果
のデータは演算回路１８に取り込まれ、予め定められた
所定の演算式で演算を行う。次に、ＤＡＣ１５の出力電
圧ＯＵＴ２を設定し直して次の被変換アナログ電圧をＤ
ＡＣ１５より作成してセレクタ１３に供給し、同様な動
作を繰り返す。そして、最後の被変換アナログ電圧のＡ
／Ｄ変換が終了すると、演算回路１８の演算結果を演算
結果レジスタ１９に格納してＡＤＣのＢＩＳＴモードを
終了する。
動作の一例を示すフローチャートである。すなわち、テ
スト用制御回路１７からＡＤＣのＢＩＳＴモードが起動
されると、先ず始めにＤＡＣ１５の出力電圧ＯＵＴ２を
設定して被変換アナログ電圧をＤＡＣ１５より作成して
セレクタ１３に供給する。次に、テスト用制御回路１７
からモード・コントロールレジスタ１１にＡＤＣのＢＩ
ＳＴモード等の設定を行い、モード・コントロールレジ
スタ１１からコントロール回路１２を制御してＡ／Ｄ
（アナログ／デジタル）変換を開始する。この場合、コ
ントロール回路１２はセレクタ１３を制御してＤＡＣ１
５からの被変換アナログ電圧がコンパレータ１４の反転
入力端子に加えられる。またコントロール回路１２はＤ
ＡＣ１５の出力電圧ＯＵＴ１を順次電圧を変えて設定
し、ＤＡＣ１５からの基準電圧としてコンパレータ１４
の非反転入力端子に加えられる。ＡＤＣのＢＩＳＴモー
ドでのＡ／Ｄ変換結果のデータは変換結果格納レジスタ
１６に取り込まれる。Ａ／Ｄ変換が終了すると、変換結
果格納レジスタ１６に一度取り込まれたＡ／Ｄ変換結果
のデータは演算回路１８に取り込まれ、予め定められた
所定の演算式で演算を行う。次に、ＤＡＣ１５の出力電
圧ＯＵＴ２を設定し直して次の被変換アナログ電圧をＤ
ＡＣ１５より作成してセレクタ１３に供給し、同様な動
作を繰り返す。そして、最後の被変換アナログ電圧のＡ
／Ｄ変換が終了すると、演算回路１８の演算結果を演算
結果レジスタ１９に格納してＡＤＣのＢＩＳＴモードを
終了する。
【００１４】したがって、ＡＤＣを搭載するマイクロコ
ンピュータ等に於いて、ＡＤＣのＢＩＳＴは、ＣＰＵ等
のデジタル部の評価と並行して行うことができ、最後に
演算結果レジスタ１９に格納されている演算結果がＡＤ
Ｃの構成により決まる期待値と合っているか否かの判定
をＣＰＵで行うのみでＡＤＣのＢＩＳＴを実現できる。
特に、ＡＤＣの評価時間を必要としない。
ンピュータ等に於いて、ＡＤＣのＢＩＳＴは、ＣＰＵ等
のデジタル部の評価と並行して行うことができ、最後に
演算結果レジスタ１９に格納されている演算結果がＡＤ
Ｃの構成により決まる期待値と合っているか否かの判定
をＣＰＵで行うのみでＡＤＣのＢＩＳＴを実現できる。
特に、ＡＤＣの評価時間を必要としない。
【００１５】以上のように本発明の第１の特徴は、被変
換アナログ電圧として従来のアナログ信号入力端子から
のアナログ入力電圧以外に、ＡＤＣ内蔵のＤＡＣからの
出力電圧を選択できる点である。こうすることによりＡ
ＤＣのテスト時に外部電圧によらない任意の被変換アナ
ログ電圧をＡＤＣ自身で作り出せる。すなわち、外部入
力を必要としない構成で評価できる。
換アナログ電圧として従来のアナログ信号入力端子から
のアナログ入力電圧以外に、ＡＤＣ内蔵のＤＡＣからの
出力電圧を選択できる点である。こうすることによりＡ
ＤＣのテスト時に外部電圧によらない任意の被変換アナ
ログ電圧をＡＤＣ自身で作り出せる。すなわち、外部入
力を必要としない構成で評価できる。
【００１６】また本発明の第２の特徴は、ＡＤＣ内蔵の
ＤＡＣの出力として、従来はコンパレータの基準電圧用
の１つのアナログ出力電圧ＯＵＴ１であったのに対し
て、コンパレータの被変換アナログ電圧用に別のアナロ
グ出力電圧ＯＵＴ２を設けた点である。この為に追加さ
れる回路は僅かであり、回路構成上及びレイアウト上の
デメリットはない。
ＤＡＣの出力として、従来はコンパレータの基準電圧用
の１つのアナログ出力電圧ＯＵＴ１であったのに対し
て、コンパレータの被変換アナログ電圧用に別のアナロ
グ出力電圧ＯＵＴ２を設けた点である。この為に追加さ
れる回路は僅かであり、回路構成上及びレイアウト上の
デメリットはない。
【００１７】また本発明の第３の特徴は、テスト用制御
回路１７を設けた点である。これはＡＤＣのＢＩＳＴモ
ードが起動されると、モード・コントロールレジスタ１
１、コントロール回路１２及びＤＡＣ１５を制御してＡ
Ｄ変換を制御する。
回路１７を設けた点である。これはＡＤＣのＢＩＳＴモ
ードが起動されると、モード・コントロールレジスタ１
１、コントロール回路１２及びＤＡＣ１５を制御してＡ
Ｄ変換を制御する。
【００１８】また本発明の第４の特徴は、演算回路１８
を設けた点である。Ａ／Ｄ変換が終了すると、変換結果
格納レジスタ１６に一度取り込まれたＡ／Ｄ変換結果の
データは演算回路１８に取り込まれ、予め定められた所
定の演算式で演算を行う。
を設けた点である。Ａ／Ｄ変換が終了すると、変換結果
格納レジスタ１６に一度取り込まれたＡ／Ｄ変換結果の
データは演算回路１８に取り込まれ、予め定められた所
定の演算式で演算を行う。
【００１９】尚、上記実施形態例では逐次比較型ＡＤＣ
に適用した例を示したが、これに限らず、例えばフラッ
シュ型ＡＤＣ（一括型ＡＤＣ）、ハーフフラッシュ型Ａ
ＤＣ（半一括型ＡＤＣ）に本発明を適用することができ
る。前記フラッシュ型ＡＤＣはビット数で決まる基準電
圧の数だけコンパレータを設け、各コンパレータにそれ
ぞれ対応して同一のアナログ入力電圧を並列に加えて一
括してデジタル信号を得るものである。前記ハーフフラ
ッシュ型ＡＤＣはビット数で決まる基準電圧の数より少
ない数だけコンパレータを設け、各コンパレータにそれ
ぞれ対応してアナログ入力電圧を並列に加え、各コンパ
レータで逐次比較するものであり、逐次比較型ＡＤＣと
フラッシュ型ＡＤＣの両方を組み合わせたものである。
に適用した例を示したが、これに限らず、例えばフラッ
シュ型ＡＤＣ（一括型ＡＤＣ）、ハーフフラッシュ型Ａ
ＤＣ（半一括型ＡＤＣ）に本発明を適用することができ
る。前記フラッシュ型ＡＤＣはビット数で決まる基準電
圧の数だけコンパレータを設け、各コンパレータにそれ
ぞれ対応して同一のアナログ入力電圧を並列に加えて一
括してデジタル信号を得るものである。前記ハーフフラ
ッシュ型ＡＤＣはビット数で決まる基準電圧の数より少
ない数だけコンパレータを設け、各コンパレータにそれ
ぞれ対応してアナログ入力電圧を並列に加え、各コンパ
レータで逐次比較するものであり、逐次比較型ＡＤＣと
フラッシュ型ＡＤＣの両方を組み合わせたものである。
【００２０】
【発明の効果】以上述べたように本発明によれば、マイ
クロコンピュータ等に搭載されたＡＤＣのテストを他の
デジタル部の評価と並行して独立して行うことがきるた
め、テスト時間を短縮することができる。また被変換ア
ナログ電圧をＡＤＣに内蔵のＤＡＣにより作成すること
により、ＡＤＣのテスト時の構成を簡単にすることがで
きる。
クロコンピュータ等に搭載されたＡＤＣのテストを他の
デジタル部の評価と並行して独立して行うことがきるた
め、テスト時間を短縮することができる。また被変換ア
ナログ電圧をＡＤＣに内蔵のＤＡＣにより作成すること
により、ＡＤＣのテスト時の構成を簡単にすることがで
きる。
【図１】本発明の一実施形態例を示す構成説明図であ
る。
る。
【図２】本発明に係るＡＤＣのテスト回路の動作の一例
を示すフローチャートである。
を示すフローチャートである。
【図３】従来のＡＤＣを示す構成説明図である。
【図４】ＡＤＣの動作の一例を示す説明図である。
１１ モード・コントロールレジスタ １２ コントロール回路 １３ セレクタ １４ コンパレータ １５ ＤＡＣ １６ 変換結果格納レジスタ １７ テスト用制御回路 １８ 演算回路 １９ 演算結果レジスタ
Claims (9)
- 【請求項１】 コンパレータでアナログ入力電圧を基準
電圧と比較してデジタル信号に変換するアナログ−デジ
タルコンバータにおいて、 その評価時には、デジタル−アナログコンバータで作成
された出力電圧を被変換アナログ電圧とし、この被変換
アナログ電圧をコンパレータで基準電圧と比較してデジ
タル信号に変換することを特徴とするアナログ−デジタ
ルコンバータ。 - 【請求項２】 コンパレータでアナログ入力電圧を基準
電圧と比較してデジタル信号に変換するアナログ−デジ
タルコンバータにおいて、 アナログ−デジタルコンバータに内蔵され基準電圧及び
被変換アナログ電圧を作成するデジタル−アナログコン
バータと、 その評価時には、このデジタル−アナログコンバータで
作成された被変換アナログ電圧を基準電圧と比較してデ
ジタル信号に変換するコンパレータと、 このコンパレータで変換されたデジタル信号が入力され
予め定められた演算を実行する演算回路と、 この演算回路の演算結果を格納するレジスタと、 テストモードの起動によって動作を開始させ、前記被変
換アナログ電圧のデジタル信号への変換を実行させるテ
スト制御回路とを具備することを特徴とするアナログ−
デジタルコンバータ。 - 【請求項３】 アナログ−デジタルコンバータがマイク
ロコンピュータに搭載されていることを特徴とする請求
項１又は２記載のアナログ−デジタルコンバータ。 - 【請求項４】 アナログ−デジタルコンバータが逐次比
較型アナログ−デジタルコンバータであることを特徴と
する請求項１、２又は３記載のアナログ−デジタルコン
バータ。 - 【請求項５】 アナログ−デジタルコンバータがフラッ
シュ型アナログ−デジタルコンバータであることを特徴
とする請求項１、２又は３記載のアナログ−デジタルコ
ンバータ。 - 【請求項６】 アナログ−デジタルコンバータがハーフ
フラッシュ型アナログ−デジタルコンバータであること
を特徴とする請求項１、２又は３記載のアナログ−デジ
タルコンバータ。 - 【請求項７】 コンパレータでアナログ入力電圧を基準
電圧と比較しデジタル信号に変換するアナログ−デジタ
ルコンバータの評価方法において、 前記アナログ−デジタルコンバータに内蔵されたデジタ
ル−アナログコンバータから被変換電圧を出力するステ
ップと、 前記被変換電圧と基準電圧とを前記コンパレータに入力
するステップと、 前記コンパレータに入力された２つの電圧を比較し、デ
ジタル信号に変換するステップと、 前記デジタル信号と予め設定された期待値とを比較し、
前記アナログ−デジタルコンバータの動作を評価するス
テップとを有することを特徴とするアナログ−デジタル
コンバータの評価方法。 - 【請求項８】 前記コンパレータには通常動作時におい
て入力されるアナログ信号が入力されることなく動作の
評価が行われることを特徴とする請求項７記載のアナロ
グ−デジタルコンバータの評価方法。 - 【請求項９】 前記基準電圧は前記デジタル−アナログ
コンバータから出力されることを特徴とする請求項７ま
たは８記載のアナログ−デジタルコンバータの評価方
法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232394A JPH1174790A (ja) | 1997-08-28 | 1997-08-28 | アナログ−デジタルコンバータ及びその評価方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9232394A JPH1174790A (ja) | 1997-08-28 | 1997-08-28 | アナログ−デジタルコンバータ及びその評価方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1174790A true JPH1174790A (ja) | 1999-03-16 |
Family
ID=16938563
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9232394A Pending JPH1174790A (ja) | 1997-08-28 | 1997-08-28 | アナログ−デジタルコンバータ及びその評価方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1174790A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020053752A (ja) * | 2018-09-25 | 2020-04-02 | ローム株式会社 | アナログ／デジタル変換器 |
| CN114503090A (zh) * | 2019-08-07 | 2022-05-13 | 德克萨斯仪器股份有限公司 | 设备解耦合的被动检测 |
-
1997
- 1997-08-28 JP JP9232394A patent/JPH1174790A/ja active Pending
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2020053752A (ja) * | 2018-09-25 | 2020-04-02 | ローム株式会社 | アナログ／デジタル変換器 |
| CN114503090A (zh) * | 2019-08-07 | 2022-05-13 | 德克萨斯仪器股份有限公司 | 设备解耦合的被动检测 |
| CN114503090B (zh) * | 2019-08-07 | 2024-03-29 | 德克萨斯仪器股份有限公司 | 设备解耦合的被动检测 |
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