JPH118257A - 電界効果トランジスタ及びその製造方法 - Google Patents
電界効果トランジスタ及びその製造方法Info
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- JPH118257A JPH118257A JP9158557A JP15855797A JPH118257A JP H118257 A JPH118257 A JP H118257A JP 9158557 A JP9158557 A JP 9158557A JP 15855797 A JP15855797 A JP 15855797A JP H118257 A JPH118257 A JP H118257A
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- H10D30/061—Manufacture or treatment of FETs having Schottky gates
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- H10D30/061—Manufacture or treatment of FETs having Schottky gates
- H10D30/0612—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs
- H10D30/0616—Manufacture or treatment of FETs having Schottky gates of lateral single-gate Schottky FETs using processes wherein the final gate is made before the completion of the source and drain regions, e.g. gate-first processes
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- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
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- H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
- H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
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- Junction Field-Effect Transistors (AREA)
- Drying Of Semiconductors (AREA)
- Weting (AREA)
Abstract
(57)【要約】 （修正有）
【課題】 ゲート−ドレイン間耐圧の向上とゲートラグ
の抑制とを同時に達成し得る電界効果トランジスタを提
供する。 【解決手段】 電極金属１２に覆われていないゲート−
ドレイン間の半導体表面の表面準位がソース−ゲート間
の半導体表面の表面準位よりも多くなるように、ソース
−ゲート間の半導体表面には、例えば酸化膜５形成或い
はウェット系クリーニングを行い、ゲート−ドレイン間
の半導体表面には、例えば窒化膜１０形成或いはドライ
系クリーニングを行う。
の抑制とを同時に達成し得る電界効果トランジスタを提
供する。 【解決手段】 電極金属１２に覆われていないゲート−
ドレイン間の半導体表面の表面準位がソース−ゲート間
の半導体表面の表面準位よりも多くなるように、ソース
−ゲート間の半導体表面には、例えば酸化膜５形成或い
はウェット系クリーニングを行い、ゲート−ドレイン間
の半導体表面には、例えば窒化膜１０形成或いはドライ
系クリーニングを行う。
Description
【０００１】
【発明の属する技術分野】本発明は、電界効果トランジ
スタの構造及びその製造方法に関し、特に高耐圧でゲー
トラグの起こらない電界効果トランジスタを提供するも
のである。
スタの構造及びその製造方法に関し、特に高耐圧でゲー
トラグの起こらない電界効果トランジスタを提供するも
のである。
【０００２】
【従来の技術】従来の高出力用電界効果トランジスタ
（ＦＥＴ）の構造及びその製造方法の一例を図７に示
す。この従来のＦＥＴでは、フォトレジスト６をマスク
にウエットエッチングによってｎ−ＧａＡｓ層２０に凹
部７（ゲートリセス領域）を形成した後（ａ）、ＳｉＯ
2膜４を７０００Å成長させる。次にドライエッチング
用のマスクとしてＷＳｉ膜８をスパッタにより堆積し、
更にその上に形成したフォトレジスト９をマスクにまず
ＷＳｉ膜８をマグネトロンイオンエッチング法（ＭＩ
Ｅ）によりエッチングし、次にＳｉＯ2膜４をはじめに
反応性イオンエッチング法（ＲＩＥ）により、次にダメ
ージの少ないＭＩＥによってエッチングし、ｎ−ＧａＡ
ｓ層２０が露出するまで除去する（ｂ）。フォトレジス
ト９及びＷＳｉ膜８を除去した後、ＳｉＯ2膜４上にゲ
ート金属１（ＷＳｉとＴｉＮｉ／Ｐｔ／Ａｕ／Ｔｉ）を
スパッタで堆積した後（ｃ）、イオンミリングによって
ゲート電極形状に加工する（ｄ）。ゲート庇下ＳｉＯ2
膜４を気相エッチングによって除去した後、減圧ＣＶＤ
によってＳｉＯ2保護膜５を１０００Å成長し（ｅ）、
オーミック金属２，３（ＡｕＧｅＮｉ）、ＳｉＮ保護膜
１０を順次形成する（ｆ）。このとき、 ＳｉＯ2保護膜
５を成膜する前に、希塩酸に素子を短時間浸漬し、半導
体表面のクリーニングを行う。希塩酸の代わりに酸素プ
ラズマなどを用いて表面クリーニングする場合もある。
次に電極用にフォトレジスト１１をパターニングした
後、スパッタによってＡｕメッキ成長時の導電パスも兼
ねた電極金属１２（Ｔｉ／Ｐｔ／Ａｕ）を堆積させる
（ｇ）。続いて、Ａｕメッキにより電極１３をフォトレ
ジストをマスクに３μｍ程度形成し、更に形成されたＡ
ｕ電極１３をマスクにイオンミリングによって不要な部
分の電極金属１２を抜き取りＦＥＴを完成する（ｈ）。
（ＦＥＴ）の構造及びその製造方法の一例を図７に示
す。この従来のＦＥＴでは、フォトレジスト６をマスク
にウエットエッチングによってｎ−ＧａＡｓ層２０に凹
部７（ゲートリセス領域）を形成した後（ａ）、ＳｉＯ
2膜４を７０００Å成長させる。次にドライエッチング
用のマスクとしてＷＳｉ膜８をスパッタにより堆積し、
更にその上に形成したフォトレジスト９をマスクにまず
ＷＳｉ膜８をマグネトロンイオンエッチング法（ＭＩ
Ｅ）によりエッチングし、次にＳｉＯ2膜４をはじめに
反応性イオンエッチング法（ＲＩＥ）により、次にダメ
ージの少ないＭＩＥによってエッチングし、ｎ−ＧａＡ
ｓ層２０が露出するまで除去する（ｂ）。フォトレジス
ト９及びＷＳｉ膜８を除去した後、ＳｉＯ2膜４上にゲ
ート金属１（ＷＳｉとＴｉＮｉ／Ｐｔ／Ａｕ／Ｔｉ）を
スパッタで堆積した後（ｃ）、イオンミリングによって
ゲート電極形状に加工する（ｄ）。ゲート庇下ＳｉＯ2
膜４を気相エッチングによって除去した後、減圧ＣＶＤ
によってＳｉＯ2保護膜５を１０００Å成長し（ｅ）、
オーミック金属２，３（ＡｕＧｅＮｉ）、ＳｉＮ保護膜
１０を順次形成する（ｆ）。このとき、 ＳｉＯ2保護膜
５を成膜する前に、希塩酸に素子を短時間浸漬し、半導
体表面のクリーニングを行う。希塩酸の代わりに酸素プ
ラズマなどを用いて表面クリーニングする場合もある。
次に電極用にフォトレジスト１１をパターニングした
後、スパッタによってＡｕメッキ成長時の導電パスも兼
ねた電極金属１２（Ｔｉ／Ｐｔ／Ａｕ）を堆積させる
（ｇ）。続いて、Ａｕメッキにより電極１３をフォトレ
ジストをマスクに３μｍ程度形成し、更に形成されたＡ
ｕ電極１３をマスクにイオンミリングによって不要な部
分の電極金属１２を抜き取りＦＥＴを完成する（ｈ）。
【０００３】高出力用ＦＥＴにおいて、ゲート−ドレイ
ン間耐圧、あるいはＦＥＴを３端子動作させたときのソ
ース−ドレイン間耐圧は、素子の最大出力を決定する重
要なパラメータである。そしてこれら耐圧は、図７の例
では素子表面の保護膜５の種類やその成膜法、あるいは
保護膜形成前の表面クリーニング法に敏感であることが
知られている。これまでは経験的に、素子の耐圧が向上
するような保護膜や処理法を用いたときには、ゲート電
圧に対してドレイン電流が遅れて応答する現象（ゲート
ラグ）が顕著になる傾向があることが知られていた。つ
まり、素子の高耐圧化とゲートラグ抑制とは対称的な関
係にあり、両者を同時に満足することは困難であるとい
う問題があった。
ン間耐圧、あるいはＦＥＴを３端子動作させたときのソ
ース−ドレイン間耐圧は、素子の最大出力を決定する重
要なパラメータである。そしてこれら耐圧は、図７の例
では素子表面の保護膜５の種類やその成膜法、あるいは
保護膜形成前の表面クリーニング法に敏感であることが
知られている。これまでは経験的に、素子の耐圧が向上
するような保護膜や処理法を用いたときには、ゲート電
圧に対してドレイン電流が遅れて応答する現象（ゲート
ラグ）が顕著になる傾向があることが知られていた。つ
まり、素子の高耐圧化とゲートラグ抑制とは対称的な関
係にあり、両者を同時に満足することは困難であるとい
う問題があった。
【０００４】
【発明が解決しようとする課題】本発明は、ゲート−ド
レイン間耐圧の向上とゲートラグの抑制とを同時に達成
し得る電界効果トランジスタの構造及びその製造方法を
提供することを目的とする。
レイン間耐圧の向上とゲートラグの抑制とを同時に達成
し得る電界効果トランジスタの構造及びその製造方法を
提供することを目的とする。
【０００５】
【課題を解決するための手段】上記課題を解決するため
に、本発明ではソース−ゲート（Ｓ−Ｇ）間には表面準
位の形成されにくい保護膜（あるいは表面クリーニング
法）を、一方、ゲート−ドレイン（Ｇ−Ｄ）間には表面
準位の形成されやすい保護膜（あるいは表面クリーニン
グ法）をそれぞれ独立に採用することを特徴とする。つ
まり、本発明は、ソース電極と、ドレイン電極と、ゲー
ト電極とを備え、前記各電極金属に覆われていないソー
ス−ゲート間及びゲート−ドレイン間の半導体表面が少
なくとも表面保護膜で覆われた電界効果トランジスタに
おいて、前記ゲート−ドレイン間の半導体表面に形成さ
れる表面準位がソース−ゲート間の半導体表面に形成さ
れる表面準位より多いことを特徴とする電界効果トラン
ジスタに関するものである。
に、本発明ではソース−ゲート（Ｓ−Ｇ）間には表面準
位の形成されにくい保護膜（あるいは表面クリーニング
法）を、一方、ゲート−ドレイン（Ｇ−Ｄ）間には表面
準位の形成されやすい保護膜（あるいは表面クリーニン
グ法）をそれぞれ独立に採用することを特徴とする。つ
まり、本発明は、ソース電極と、ドレイン電極と、ゲー
ト電極とを備え、前記各電極金属に覆われていないソー
ス−ゲート間及びゲート−ドレイン間の半導体表面が少
なくとも表面保護膜で覆われた電界効果トランジスタに
おいて、前記ゲート−ドレイン間の半導体表面に形成さ
れる表面準位がソース−ゲート間の半導体表面に形成さ
れる表面準位より多いことを特徴とする電界効果トラン
ジスタに関するものである。
【０００６】
【発明の実施の形態】これまで従来技術においては、実
験的にゲート庇下ＳｉＯ2膜４を除去した後、Ｏ2プラズ
マやＮＨ3プラズマ等のドライ系の前処理を行ってから
再び保護膜５を成膜すると、ＦＥＴの耐圧が向上するこ
とがわかっている。これはプラズマ照射によって半導体
表面にダメージ層、つまり多くの表面準位が形成され、
Ｇ−Ｄ間が高抵抗化し、電位降下がＧ−Ｄ部分で大きく
なるため、ＦＥＴ（２端子耐圧の場合はゲート直下）部
に電界が集中しなくなったためと考えることができる。
一方、半導体表面に形成されたダメージ層には、深い不
純物準位（トラップ）が含まれると考えられ、これがゲ
ートラグと呼ばれるゲート電圧の変化に対して電流が遅
れて応答するＦＥＴの不良動作を引き起こす原因ともな
っている。ＦＥＴの高耐圧化にはＧ−Ｄ間の高抵抗化の
みが必要であり、Ｓ−Ｇ間にはダメージ層は必要ない。
験的にゲート庇下ＳｉＯ2膜４を除去した後、Ｏ2プラズ
マやＮＨ3プラズマ等のドライ系の前処理を行ってから
再び保護膜５を成膜すると、ＦＥＴの耐圧が向上するこ
とがわかっている。これはプラズマ照射によって半導体
表面にダメージ層、つまり多くの表面準位が形成され、
Ｇ−Ｄ間が高抵抗化し、電位降下がＧ−Ｄ部分で大きく
なるため、ＦＥＴ（２端子耐圧の場合はゲート直下）部
に電界が集中しなくなったためと考えることができる。
一方、半導体表面に形成されたダメージ層には、深い不
純物準位（トラップ）が含まれると考えられ、これがゲ
ートラグと呼ばれるゲート電圧の変化に対して電流が遅
れて応答するＦＥＴの不良動作を引き起こす原因ともな
っている。ＦＥＴの高耐圧化にはＧ−Ｄ間の高抵抗化の
みが必要であり、Ｓ−Ｇ間にはダメージ層は必要ない。
【０００７】そこで、本発明では、Ｇ−Ｄ間はプラズマ
照射による表面クリーニング処理を行い、Ｓ−Ｇ間はプ
ラズマを照射せず、例えば、ダメージの少ない希塩酸な
どによるウェット系の前処理を行う。このような処理を
施すことにより、ゲートラグを抑制すると同時にＦＥＴ
の高耐圧化を実現できる構成が得られる。
照射による表面クリーニング処理を行い、Ｓ−Ｇ間はプ
ラズマを照射せず、例えば、ダメージの少ない希塩酸な
どによるウェット系の前処理を行う。このような処理を
施すことにより、ゲートラグを抑制すると同時にＦＥＴ
の高耐圧化を実現できる構成が得られる。
【０００８】従来のプロセス工程（図７）では、ゲート
庇下ＳｉＯ2膜４を除去した後、新たに保護膜５を形成
している。ゲート庇下ＳｉＯ2膜４の除去、保護膜５の
成長の際には、半導体表面が露出するので、いかなる表
面処理工程を行ってもある程度のダメージ層の形成は避
けられない。一方、ゲート庇下ＳｉＯ2膜４を除去せず
に最終工程まで残すことによって、ＦＥＴ製造工程中に
半導体表面が露出することがなくなるため、ダメージ層
の形成は最小に抑えられる。したがって、Ｓ−Ｇ間はゲ
ート庇下ＳｉＯ2膜４を残したままとし、Ｇ−Ｄ間はこ
れを除去することによっても、上記原理により本発明が
実現される。
庇下ＳｉＯ2膜４を除去した後、新たに保護膜５を形成
している。ゲート庇下ＳｉＯ2膜４の除去、保護膜５の
成長の際には、半導体表面が露出するので、いかなる表
面処理工程を行ってもある程度のダメージ層の形成は避
けられない。一方、ゲート庇下ＳｉＯ2膜４を除去せず
に最終工程まで残すことによって、ＦＥＴ製造工程中に
半導体表面が露出することがなくなるため、ダメージ層
の形成は最小に抑えられる。したがって、Ｓ−Ｇ間はゲ
ート庇下ＳｉＯ2膜４を残したままとし、Ｇ−Ｄ間はこ
れを除去することによっても、上記原理により本発明が
実現される。
【０００９】酸化膜（ＳｉＯ2）は、通常３００〜４０
０℃程度の熱ＣＶＤ法により堆積することができ、界面
準位の発生も比較的少ない。一方、窒化膜（ＳｉxＮy）
はその形成時に高温反応が必要であり、ＧａＡｓＦＥＴ
の製造プロセスでは熱ＣＶＤ法は現在あまり用いられて
いない。その代わりに、放電により反応ガスをプラズマ
化して窒化膜を堆積するプラズマＣＶＤ法が広く用いら
れている。この方法は、低温で窒化膜が形成できる反
面、表面準位ができやすい。仮に熱ＣＶＤ法で窒化膜を
形成したとしても、熱反応を引き起こすためにはＧａＡ
ｓ表面からのＡｓの蒸発が起こる５５０℃以上が必要と
なるため、半導体表面の損傷は避けられない。このよう
な理由から、窒化膜は酸化膜に比べて表面ダメージが残
りやすいことが知られている。したがって、Ｓ−Ｇ間の
表面に酸化膜を、Ｇ−Ｄ間の表面に窒化膜を成膜するこ
とによっても、上記原理により本発明が実現される。
０℃程度の熱ＣＶＤ法により堆積することができ、界面
準位の発生も比較的少ない。一方、窒化膜（ＳｉxＮy）
はその形成時に高温反応が必要であり、ＧａＡｓＦＥＴ
の製造プロセスでは熱ＣＶＤ法は現在あまり用いられて
いない。その代わりに、放電により反応ガスをプラズマ
化して窒化膜を堆積するプラズマＣＶＤ法が広く用いら
れている。この方法は、低温で窒化膜が形成できる反
面、表面準位ができやすい。仮に熱ＣＶＤ法で窒化膜を
形成したとしても、熱反応を引き起こすためにはＧａＡ
ｓ表面からのＡｓの蒸発が起こる５５０℃以上が必要と
なるため、半導体表面の損傷は避けられない。このよう
な理由から、窒化膜は酸化膜に比べて表面ダメージが残
りやすいことが知られている。したがって、Ｓ−Ｇ間の
表面に酸化膜を、Ｇ−Ｄ間の表面に窒化膜を成膜するこ
とによっても、上記原理により本発明が実現される。
【００１０】
【実施例】以下、実施例を参照して本発明を具体的に説
明するが、本発明はこれらの実施例のみに限定されるも
のではない。
明するが、本発明はこれらの実施例のみに限定されるも
のではない。
【００１１】実施例１ 図１は、本発明の一実施態様による製造工程を示す概略
断面図である。まず、図７（ｅ）の工程まで同様に行
い、素子全体に減圧ＣＶＤ法で酸化膜５を１０００Å成
膜する（図１（ａ））。次にフォトレジスト１４を塗布
し、Ｇ−Ｄ間を開口した後、Ｇ−Ｄ間の酸化膜５をドラ
イエッチング（ＣＦ4＋Ｏ2）によって除去する（図１
（ｂ））。次にフォトレジスト１４を除去した後、プラ
ズマＣＶＤ法（ＮＨ3＋ＳｉＨ4，２００Ｗ）によりＳｉ
Ｎ膜１０を１０００Å成膜する（図１（ｃ））。このよ
うな製造工程をとることによって、Ｓ−Ｇ間には酸化膜
が、Ｇ−Ｄ間には窒化膜が半導体膜表面に形成され、前
者は表面トラップが少なく、後者は表面トラップが多い
構造が得られ、図７（ｆ）〜（ｈ）の工程に準じて、オ
ーミック電極３、電極金属１２及びＡｕ電極１３などを
形成して最終的に本発明の半導体装置を得る（図１
（ｄ））。
断面図である。まず、図７（ｅ）の工程まで同様に行
い、素子全体に減圧ＣＶＤ法で酸化膜５を１０００Å成
膜する（図１（ａ））。次にフォトレジスト１４を塗布
し、Ｇ−Ｄ間を開口した後、Ｇ−Ｄ間の酸化膜５をドラ
イエッチング（ＣＦ4＋Ｏ2）によって除去する（図１
（ｂ））。次にフォトレジスト１４を除去した後、プラ
ズマＣＶＤ法（ＮＨ3＋ＳｉＨ4，２００Ｗ）によりＳｉ
Ｎ膜１０を１０００Å成膜する（図１（ｃ））。このよ
うな製造工程をとることによって、Ｓ−Ｇ間には酸化膜
が、Ｇ−Ｄ間には窒化膜が半導体膜表面に形成され、前
者は表面トラップが少なく、後者は表面トラップが多い
構造が得られ、図７（ｆ）〜（ｈ）の工程に準じて、オ
ーミック電極３、電極金属１２及びＡｕ電極１３などを
形成して最終的に本発明の半導体装置を得る（図１
（ｄ））。
【００１２】なお、本実施例では一旦成膜された酸化膜
５をＧ−Ｄ間のみエッチング除去しているが、Ｓ−Ｇ間
とＧ−Ｄ間を個々にフォトレジストなどでマスクして、
露出している半導体表面に酸化膜５及び窒化膜１０を形
成してもよい。
５をＧ−Ｄ間のみエッチング除去しているが、Ｓ−Ｇ間
とＧ−Ｄ間を個々にフォトレジストなどでマスクして、
露出している半導体表面に酸化膜５及び窒化膜１０を形
成してもよい。
【００１３】実施例２ 図２は本発明の第二の実施形態をによる製造工程を示す
概略断面図である。この実施例では、表面保護膜として
酸化膜５を形成する前に、Ｓ−Ｇ間をフォトレジスト１
５でカバーし、Ｇ−Ｄ間表面のみを露出させた状態で、
Ｏ2プラズマ雰囲気１６内にウェハを３０分間さらす
（図２（ａ））。次に、フォトレジスト１５を除去した
後、ウェハを希塩酸１７に２分間程度浸漬する（図２
（ｂ））。その後、酸化膜５を熱ＣＶＤ法によって１０
００Å堆積する（図２（ｃ））。このような保護膜形成
前処理を行うことによって、Ｓ−Ｇ間は表面ダメージが
少なく、一方、Ｇ−Ｄ間は表面ダメージ層が形成される
ので、本発明が実現される。これらの工程は、図７
（ｅ）の直前に行われ、その後図７（ｆ）〜（ｈ）の工
程を繰り返すことで本発明の半導体装置が得られる。な
お、図２（ａ）の工程において、Ｏ2プラズマに代えて
ＮＨ3プラズマ処理（２００Ｗ、３０分）を行っても同
様の効果が得られた。
概略断面図である。この実施例では、表面保護膜として
酸化膜５を形成する前に、Ｓ−Ｇ間をフォトレジスト１
５でカバーし、Ｇ−Ｄ間表面のみを露出させた状態で、
Ｏ2プラズマ雰囲気１６内にウェハを３０分間さらす
（図２（ａ））。次に、フォトレジスト１５を除去した
後、ウェハを希塩酸１７に２分間程度浸漬する（図２
（ｂ））。その後、酸化膜５を熱ＣＶＤ法によって１０
００Å堆積する（図２（ｃ））。このような保護膜形成
前処理を行うことによって、Ｓ−Ｇ間は表面ダメージが
少なく、一方、Ｇ−Ｄ間は表面ダメージ層が形成される
ので、本発明が実現される。これらの工程は、図７
（ｅ）の直前に行われ、その後図７（ｆ）〜（ｈ）の工
程を繰り返すことで本発明の半導体装置が得られる。な
お、図２（ａ）の工程において、Ｏ2プラズマに代えて
ＮＨ3プラズマ処理（２００Ｗ、３０分）を行っても同
様の効果が得られた。
【００１４】このようにして形成された本発明の半導体
装置と、図７に示す従来例による半導体装置に対して、
Ｇ−Ｄ間に正の電圧を印加していき、電流が急峻に増加
する電圧点（1mA/mm）を２端子耐圧として測定した。こ
の電圧値が大きいほど高出力ＦＥＴとして優れているこ
とになる。結果を図５に示す。同図に示すように、従来
例ではＧ−Ｄ間耐圧は１５Ｖであったのに対し、本発明
では２０Ｖへと耐圧が向上している。これは、本発明に
よってＧ−Ｄ間にダメージ層が形成されたことによる効
果である。導入するダメージ量を制御するには、ＲＦパ
ワーを変化させたり、基板電位を変化させるなどの方法
がある。ＮＨ3プラズマのＲＦパワーを２００Ｗから７
００Ｗに上げると、耐圧は２０Ｖから２５Ｖへと向上し
た。又、基板バイアスを３５Ｖから４５Ｖに上げること
によっても耐圧が向上した。
装置と、図７に示す従来例による半導体装置に対して、
Ｇ−Ｄ間に正の電圧を印加していき、電流が急峻に増加
する電圧点（1mA/mm）を２端子耐圧として測定した。こ
の電圧値が大きいほど高出力ＦＥＴとして優れているこ
とになる。結果を図５に示す。同図に示すように、従来
例ではＧ−Ｄ間耐圧は１５Ｖであったのに対し、本発明
では２０Ｖへと耐圧が向上している。これは、本発明に
よってＧ−Ｄ間にダメージ層が形成されたことによる効
果である。導入するダメージ量を制御するには、ＲＦパ
ワーを変化させたり、基板電位を変化させるなどの方法
がある。ＮＨ3プラズマのＲＦパワーを２００Ｗから７
００Ｗに上げると、耐圧は２０Ｖから２５Ｖへと向上し
た。又、基板バイアスを３５Ｖから４５Ｖに上げること
によっても耐圧が向上した。
【００１５】実施例３ 図３は、本発明の第三の実施態様による製造工程を示す
概略断面図である。この例では、ＡｌＧａＡｓのエッチ
ング停止層１８をあらかじめキャップのｎ+層１９とチ
ャネル層２０との間にエピタキシャル成長によって１０
０Å形成しておく（図３（ａ））。そして、まずフォト
レジスト２１をウェハ全面に塗布し、Ｇ−Ｄ間のワイド
リセスに相当する部分のみ開口する。次に、ＢＣｌ3＋
ＳＦ6＋ＣＦ4でＧａＡｓ／ＡｌＧａＡｓ選択ドライエッ
チング２２し（図３（ｂ））、エッチング停止層１８を
露出させる。次にリセス領域全部のフォトレジストを開
口し、クエン酸系の選択ウェットエッチング２３でＳ−
Ｇ間のワイドリセス領域及びゲート予定部位に相当する
部分もエッチング停止層１８を露出させる（図３
（ｃ））。これらの工程は図７（ａ）の工程に代えて実
施される。このような方法でゲートリセス領域７を形成
することによって、Ｓ−Ｇ間は表面ダメージが少なく、
一方、Ｇ−Ｄ間は表面ダメージ層が形成され、本発明が
達成される。以下、図７（ｂ）〜（ｈ）の工程を繰り返
して本発明の半導体装置が得られる。
概略断面図である。この例では、ＡｌＧａＡｓのエッチ
ング停止層１８をあらかじめキャップのｎ+層１９とチ
ャネル層２０との間にエピタキシャル成長によって１０
０Å形成しておく（図３（ａ））。そして、まずフォト
レジスト２１をウェハ全面に塗布し、Ｇ−Ｄ間のワイド
リセスに相当する部分のみ開口する。次に、ＢＣｌ3＋
ＳＦ6＋ＣＦ4でＧａＡｓ／ＡｌＧａＡｓ選択ドライエッ
チング２２し（図３（ｂ））、エッチング停止層１８を
露出させる。次にリセス領域全部のフォトレジストを開
口し、クエン酸系の選択ウェットエッチング２３でＳ−
Ｇ間のワイドリセス領域及びゲート予定部位に相当する
部分もエッチング停止層１８を露出させる（図３
（ｃ））。これらの工程は図７（ａ）の工程に代えて実
施される。このような方法でゲートリセス領域７を形成
することによって、Ｓ−Ｇ間は表面ダメージが少なく、
一方、Ｇ−Ｄ間は表面ダメージ層が形成され、本発明が
達成される。以下、図７（ｂ）〜（ｈ）の工程を繰り返
して本発明の半導体装置が得られる。
【００１６】図６に本実施例及び図７に示す従来例によ
る半導体装置に対して、ゲート電極に周期１０ミリ秒の
電圧パルスを印加したときのドレイン電流の応答を示
す。従来例（破線）では、電流の立ち上がり部がなまっ
ており、いわゆるゲートラグと呼ばれる不良現象が起こ
っているのに対し、本発明では急峻な電流の立ち上がり
が得られており、ゲートラグが抑制されていることが分
かる。これは、本発明によってＳ−Ｇ間の表面ダメージ
が低減されたことによる効果である。
る半導体装置に対して、ゲート電極に周期１０ミリ秒の
電圧パルスを印加したときのドレイン電流の応答を示
す。従来例（破線）では、電流の立ち上がり部がなまっ
ており、いわゆるゲートラグと呼ばれる不良現象が起こ
っているのに対し、本発明では急峻な電流の立ち上がり
が得られており、ゲートラグが抑制されていることが分
かる。これは、本発明によってＳ−Ｇ間の表面ダメージ
が低減されたことによる効果である。
【００１７】実施例４ 図４は、本発明の第四の実施態様による製造工程を示す
概略断面図である。図７（ｄ）までのゲート加工を行っ
た後（図４（ａ））、マスクに用いた酸化膜ゲート庇下
酸化膜４をフォトレジスト２４をマスクにＧ−Ｄ側のみ
気相エッチングで除去し、Ｓ−Ｇ側は残したままとする
（図４（ｂ））。その後、従来通りの保護膜５を形成
し、通常の製造工程を経てＦＥＴ構造を完成する（図４
（ｃ））。このような構造をとることによって、製造工
程中、Ｓ−Ｇ間表面は露出することがないので、酸化膜
と半導体層界面のトラップの発生が最小に抑えられる。
一方、Ｇ−Ｄ間はＳ−Ｇ間に比べれば表面ダメージは形
成されやすい。また、実施例２に示した方法と組み合わ
せて、Ｇ−Ｄ間の酸化膜を除去した後にプラズマ照射に
よる保護膜成長前処理を行えば、Ｇ−Ｄ間に選択的に表
面ダメージを形成することも可能である。
概略断面図である。図７（ｄ）までのゲート加工を行っ
た後（図４（ａ））、マスクに用いた酸化膜ゲート庇下
酸化膜４をフォトレジスト２４をマスクにＧ−Ｄ側のみ
気相エッチングで除去し、Ｓ−Ｇ側は残したままとする
（図４（ｂ））。その後、従来通りの保護膜５を形成
し、通常の製造工程を経てＦＥＴ構造を完成する（図４
（ｃ））。このような構造をとることによって、製造工
程中、Ｓ−Ｇ間表面は露出することがないので、酸化膜
と半導体層界面のトラップの発生が最小に抑えられる。
一方、Ｇ−Ｄ間はＳ−Ｇ間に比べれば表面ダメージは形
成されやすい。また、実施例２に示した方法と組み合わ
せて、Ｇ−Ｄ間の酸化膜を除去した後にプラズマ照射に
よる保護膜成長前処理を行えば、Ｇ−Ｄ間に選択的に表
面ダメージを形成することも可能である。
【００１８】
【発明の効果】以上説明したように、本発明によれば、
Ｇ−Ｄ間に表面準位の形成されやすいダメージ層を導入
し、Ｓ−Ｇ間には表面準位の形成されにくい領域となる
ようダメージ層を形成しないようにＦＥＴ構造を形成す
ることにより、高耐圧とゲートラグの抑制を同時に達成
することが可能となる。
Ｇ−Ｄ間に表面準位の形成されやすいダメージ層を導入
し、Ｓ−Ｇ間には表面準位の形成されにくい領域となる
ようダメージ層を形成しないようにＦＥＴ構造を形成す
ることにより、高耐圧とゲートラグの抑制を同時に達成
することが可能となる。
【図１】（ａ）〜（ｄ）は本発明の第一の実施態様を説
明する各工程の概略断面図である。
明する各工程の概略断面図である。
【図２】（ａ）〜（ｃ）は本発明の第二の実施態様を説
明する各工程の概略断面図である。
明する各工程の概略断面図である。
【図３】（ａ）〜（ｃ）は本発明の第三の実施態様を説
明する各工程の概略断面図である。
明する各工程の概略断面図である。
【図４】（ａ）〜（ｃ）は本発明の第四の実施態様を説
明する各工程の概略断面図である。
明する各工程の概略断面図である。
【図５】本発明によるＦＥＴと従来例によるＦＥＴのゲ
ート−ドレイン間耐圧の測定結果を示すグラフである。
ート−ドレイン間耐圧の測定結果を示すグラフである。
【図６】本発明によるＦＥＴと従来例によるＦＥＴの、
ゲートのパルス入力に対するドレイン電流の応答波形を
示すグラフである。
ゲートのパルス入力に対するドレイン電流の応答波形を
示すグラフである。
【図７】（ａ）〜（ｈ）は、従来例によるＦＥＴ製造の
各工程の概略断面図である。
各工程の概略断面図である。
１ ゲート電極 ２，３ オーミック電極 ４ ゲート庇下酸化膜 ５ 表面保護用酸化膜 ６，９，１１，１４，１５，２１，２４ フォトレジス
ト ７ ゲートリセス領域 ８ ＷＳｉ膜 １０ 表面保護用窒化膜 １２ 電極金属 １３ Ａｕ電極 １６ 酸素プラズマ １７ 希塩酸 １８ エッチング停止層 １９ ｎ+層 ２０ ｎ−ＧａＡｓ層 ２２ 選択ドライエッチング用ガス ２３ 選択ウェットエッチング用エッチャント
ト ７ ゲートリセス領域 ８ ＷＳｉ膜 １０ 表面保護用窒化膜 １２ 電極金属 １３ Ａｕ電極 １６ 酸素プラズマ １７ 希塩酸 １８ エッチング停止層 １９ ｎ+層 ２０ ｎ−ＧａＡｓ層 ２２ 選択ドライエッチング用ガス ２３ 選択ウェットエッチング用エッチャント
Claims (11)
- 【請求項１】 ソース電極と、ドレイン電極と、ゲート
電極とを備え、前記各電極金属に覆われていないソース
−ゲート間及びゲート−ドレイン間の半導体表面が少な
くとも表面保護膜で覆われた電界効果トランジスタにお
いて、前記ゲート−ドレイン間の半導体表面に形成され
る表面準位がソース−ゲート間の半導体表面に形成され
る表面準位より多いことを特徴とする電界効果トランジ
スタ。 - 【請求項２】 ソース−ゲート間の半導体表面には該半
導体表面に接してシリコン酸化膜が形成されており、ゲ
ート−ドレイン間の半導体表面に該半導体表面に接して
シリコン窒化膜が形成されていることを特徴とする請求
項１に記載の電界効果トランジスタ。 - 【請求項３】 ゲート−ドレイン間の半導体表面には直
接プラズマ照射による表面クリーニングを施し、ソース
−ゲート間の半導体表面にはプラズマ照射していないこ
とを特徴とする請求項１に記載の電界効果トランジス
タ。 - 【請求項４】 半導体表面にゲート電極が形成される、
ソース及びドレイン面に対して凹部となる領域を有し、
該凹部領域のうち、ゲート−ドレイン間に相当する部分
がドライエッチングによって形成されたものであり、ソ
ース−ゲート間に相当する部分がウェットエッチングに
より形成されたものであることを特徴とする請求項１に
記載の電界効果トランジスタ。 - 【請求項５】 ゲート電極形成用に成膜したゲート庇下
酸化シリコン膜のゲート−ドレイン間に相当する部分が
エッチング除去されており、ソース−ゲート間に相当す
る部分を残したまま素子形成されたことを特徴とする請
求項１に記載の電界効果トランジスタ。 - 【請求項６】 ゲート庇下酸化シリコン膜のゲート−ド
レイン間に相当する部分をエッチング除去した後、該除
去部分に直接プラズマ照射による表面クリーニングを施
したことを特徴とする請求項５に記載の電界効果トラン
ジスタ。 - 【請求項７】 ソース電極と、ドレイン電極と、ゲート
電極とを備え、前記各電極金属に覆われていないソース
−ゲート間及びゲート−ドレイン間の半導体表面が少な
くとも表面保護膜で覆われた電界効果トランジスタの製
造方法において、前記ソース−ゲート間の半導体表面に
酸化膜を形成する工程及びゲート−ドレイン間の半導体
表面に窒化膜を形成する工程とを含むことを特徴とする
電界効果トランジスタの製造方法。 - 【請求項８】 ソース電極と、ドレイン電極と、ゲート
電極とを備え、前記各電極金属に覆われていないソース
−ゲート間及びゲート−ドレイン間の半導体表面が少な
くとも表面保護膜で覆われた電界効果トランジスタの製
造方法において、保護膜形成前の半導体表面のクリーニ
ングを、ゲート−ドレイン間の半導体表面のみにプラズ
マ照射による表面クリーニングを施した後、半導体表面
全面をウェット系にて表面クリーニングにより行う工程
を含むことを特徴とする電界効果トランジスタの製造方
法。 - 【請求項９】 ソース電極と、ドレイン電極と、ソース
及びドレイン面に対して凹部となるゲートリセス領域に
ゲート電極とを備え、前記各電極金属に覆われていない
ソース−ゲート間及びゲート−ドレイン間の半導体表面
が少なくとも表面保護膜で覆われた電界効果トランジス
タの製造方法において、前記ゲートリセス領域のゲート
−ドレイン間に相当する領域をドライエッチングにより
形成した後、残りの部分をウェットエッチングにより形
成する工程を含むことを特徴とする電界効果トランジス
タの製造方法。 - 【請求項１０】 ソース電極と、ドレイン電極と、ゲー
ト電極とを備え、前記各電極金属に覆われていないソー
ス−ゲート間及びゲート−ドレイン間の半導体表面が少
なくとも表面保護膜で覆われた電界効果トランジスタの
製造方法において、半導体表面にゲート電極形成用に成
膜したゲート庇下酸化シリコン膜のゲート−ドレイン間
に相当する部分のみエッチング除去して半導体表面を露
出させた後、ソース−ゲート間のゲート庇下酸化シリコ
ン膜を残したまま前記表面保護膜を形成する工程を含む
ことを特徴とする電界効果トランジスタの製造方法。 - 【請求項１１】 前記ゲート−ドレイン間に相当する部
分のゲート庇下酸化シリコン膜をエッチング除去した
後、該除去部分に直接プラズマ照射による表面クリーニ
ングを施す工程を有する請求項１０に記載の製造方法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09158557A JP3120756B2 (ja) | 1997-06-16 | 1997-06-16 | 電界効果トランジスタ及びその製造方法 |
| US09/094,925 US6060734A (en) | 1997-06-16 | 1998-06-15 | MESfield effect transistor |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP09158557A JP3120756B2 (ja) | 1997-06-16 | 1997-06-16 | 電界効果トランジスタ及びその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH118257A true JPH118257A (ja) | 1999-01-12 |
| JP3120756B2 JP3120756B2 (ja) | 2000-12-25 |
Family
ID=15674316
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP09158557A Expired - Fee Related JP3120756B2 (ja) | 1997-06-16 | 1997-06-16 | 電界効果トランジスタ及びその製造方法 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6060734A (ja) |
| JP (1) | JP3120756B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511095A (ja) * | 2002-12-17 | 2006-03-30 | レイセオン・カンパニー | 硫化物封止パッシベーション技法 |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3375928B2 (ja) * | 2000-02-08 | 2003-02-10 | 富士通カンタムデバイス株式会社 | 半導体装置 |
| JP2003023015A (ja) | 2001-07-06 | 2003-01-24 | Mitsubishi Electric Corp | ＧａＡｓ系半導体電界効果トランジスタ |
| US7332795B2 (en) * | 2004-05-22 | 2008-02-19 | Cree, Inc. | Dielectric passivation for semiconductor devices |
| US7709269B2 (en) | 2006-01-17 | 2010-05-04 | Cree, Inc. | Methods of fabricating transistors including dielectrically-supported gate electrodes |
| US7592211B2 (en) * | 2006-01-17 | 2009-09-22 | Cree, Inc. | Methods of fabricating transistors including supported gate electrodes |
| US8823057B2 (en) | 2006-11-06 | 2014-09-02 | Cree, Inc. | Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices |
| US9082722B2 (en) * | 2013-03-25 | 2015-07-14 | Raytheon Company | Monolithic integrated circuit (MMIC) structure and method for forming such structure |
| JP2015109343A (ja) * | 2013-12-04 | 2015-06-11 | キヤノン株式会社 | 半導体装置の製造方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2723901B2 (ja) * | 1988-04-20 | 1998-03-09 | 株式会社日立製作所 | 半導体装置及びその応用回路 |
| JP2553699B2 (ja) * | 1989-04-12 | 1996-11-13 | 三菱電機株式会社 | 半導体装置の製造方法 |
| JPH02271537A (ja) * | 1989-04-12 | 1990-11-06 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH05291301A (ja) * | 1992-04-10 | 1993-11-05 | Mitsubishi Electric Corp | 電界効果トランジスタ及びその製造方法 |
| JPH06260507A (ja) * | 1993-03-05 | 1994-09-16 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPH08264562A (ja) * | 1995-03-24 | 1996-10-11 | Mitsubishi Electric Corp | 半導体装置，及びその製造方法 |
| JP2912187B2 (ja) * | 1995-04-24 | 1999-06-28 | 日本電気株式会社 | 電界効果型トランジスタ |
| JPH0936133A (ja) * | 1995-07-14 | 1997-02-07 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
-
1997
- 1997-06-16 JP JP09158557A patent/JP3120756B2/ja not_active Expired - Fee Related
-
1998
- 1998-06-15 US US09/094,925 patent/US6060734A/en not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006511095A (ja) * | 2002-12-17 | 2006-03-30 | レイセオン・カンパニー | 硫化物封止パッシベーション技法 |
Also Published As
| Publication number | Publication date |
|---|---|
| US6060734A (en) | 2000-05-09 |
| JP3120756B2 (ja) | 2000-12-25 |
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