JPS60130862A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS60130862A JPS60130862A JP58238946A JP23894683A JPS60130862A JP S60130862 A JPS60130862 A JP S60130862A JP 58238946 A JP58238946 A JP 58238946A JP 23894683 A JP23894683 A JP 23894683A JP S60130862 A JPS60130862 A JP S60130862A
- Authority
- JP
- Japan
- Prior art keywords
- gate electrode
- film
- schottky
- schottky gate
- mask
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、ショットキ・ゲート電極を有する半導体装置
をセルフ・アライメント方式を適用して製造するのに好
適な方法に関する。
をセルフ・アライメント方式を適用して製造するのに好
適な方法に関する。
従来技術と問題点
従来、化合物半導体を材料とし、ショットキ・ゲート電
極を有する高速動作可能な電界効果半導体装置が知られ
ている。
極を有する高速動作可能な電界効果半導体装置が知られ
ている。
近年、前記ショットキ・ゲ−１・電極を高融点金属或い
はその珪化物、例えば、厚さ４０００乃至５０００ （
人〕程度のタングステン・シリサイド（Ｗｓ Ｓ ＋
３ ）で形成し、そのシタン；・キ・ゲート電極をマス
クにして不純物イオンの注入を行い、所謂、セルフ・ア
ライメント方式でソース領域及びドレイン領域を形成す
ることが行われている。
はその珪化物、例えば、厚さ４０００乃至５０００ （
人〕程度のタングステン・シリサイド（Ｗｓ Ｓ ＋
３ ）で形成し、そのシタン；・キ・ゲート電極をマス
クにして不純物イオンの注入を行い、所謂、セルフ・ア
ライメント方式でソース領域及びドレイン領域を形成す
ることが行われている。
ここで、高融点金属或いはその珪化物を用いるのは、後
の熱処理工程に対処する為のものであることば云う門で
もない。 ゛ ところで、前記したように、この種の半導体装置に於け
るショットキ・ゲート電極としては、高融点金属或いは
その珪化物を材料とすることが全盛であり、特にＷ、Ｓ
ｔ、が良（用いられているが、このような材料は抵抗値
が高く、例えば、電極材料として多用されている金（Ａ
ｌｌ）、アルミニウム（Ａ１）、白金（Ｐｔ）等が１Ｏ
−６（Ω・Ｃ１ｎ ）のオーダであるのに対して１０−
’［Ω・Ｃｍ）のオーダであって、半導体装置の高速性
を阻害する大きな原因になっている。
の熱処理工程に対処する為のものであることば云う門で
もない。 ゛ ところで、前記したように、この種の半導体装置に於け
るショットキ・ゲート電極としては、高融点金属或いは
その珪化物を材料とすることが全盛であり、特にＷ、Ｓ
ｔ、が良（用いられているが、このような材料は抵抗値
が高く、例えば、電極材料として多用されている金（Ａ
ｌｌ）、アルミニウム（Ａ１）、白金（Ｐｔ）等が１Ｏ
−６（Ω・Ｃ１ｎ ）のオーダであるのに対して１０−
’［Ω・Ｃｍ）のオーダであって、半導体装置の高速性
を阻害する大きな原因になっている。
また、前記欠点とは別に、前記セルフ・アライメント方
式でソース領域及びドレイン領域を形成する場合、如何
にイオン注入法を適用してマスク通りの不純物デボジシ
ジンを行うとは云え、その後、活性化の為の熱処理を行
った際、かなり構法がりが発生し、ソース領域及びドレ
イン領域がショットキ・ゲート電極と重なり、所謂・シ
ョート・チャネル効果に依り闇値電圧■いが変動するこ
とになる。
式でソース領域及びドレイン領域を形成する場合、如何
にイオン注入法を適用してマスク通りの不純物デボジシ
ジンを行うとは云え、その後、活性化の為の熱処理を行
った際、かなり構法がりが発生し、ソース領域及びドレ
イン領域がショットキ・ゲート電極と重なり、所謂・シ
ョート・チャネル効果に依り闇値電圧■いが変動するこ
とになる。
発明の目的
本発明は、極めて簡単な工程で、ショットキ・ゲート電
極の導電性を向上することができ、そして、そのショッ
トキ・ゲート電極の導電性を向−ヒする為の手段を講じ
るに際して適用されるリフト・オフ法を確実に実施する
ことができ、更にまた、セルフ・アライメント方式を適
用して形成されたソース領域及びドレイン領域とショソ
ｉ・キ・ゲート電極との間の距離を調整することができ
る半導体装置の製造方法を提供する。
極の導電性を向上することができ、そして、そのショッ
トキ・ゲート電極の導電性を向−ヒする為の手段を講じ
るに際して適用されるリフト・オフ法を確実に実施する
ことができ、更にまた、セルフ・アライメント方式を適
用して形成されたソース領域及びドレイン領域とショソ
ｉ・キ・ゲート電極との間の距離を調整することができ
る半導体装置の製造方法を提供する。
発明の構成
本発明の半導体装置の製造方法では、化合物半導体層上
にショットキ・バリヤを形成する材料である高融点金属
或いはその珪化物からなる膜をｊＩく形成してから線膜
をゲート電極形状にパターニングしてショットキ・ゲー
ト電極を形成し、次ぎに、該ショットキ・ゲート電極を
マスクとして不純物の導入を行って領域をセルフ・アラ
イメン、卜で形成し、次ぎに、絶縁膜及びレジスト膜を
順に形成してから該レジスト１模のエツチングを行って
該絶縁膜の頂面を露出させ、次ぎに、前記絶縁膜の選択
的エツチングを行って前記ショットキ・ゲート電極の先
端を露出させてからエツチングを行って該シゴソトキ・
ゲ−１・電極を予定された厚みに調整し、次ぎに、高導
電性の金属膜を形成してから前記レジスト膜を除去する
ことに依り前記ショットキ・ゲー！・電極上にのみ該高
４電性の金属膜を残留させ、次ぎに、該高導電性の金属
膜をマスクにして前記ショソ１−キ・ゲ−１・電極のサ
イド・エツチングを行って該ショットキ・ゲート電極と
前記不純物領域との距離を調節する工程を採っている。
にショットキ・バリヤを形成する材料である高融点金属
或いはその珪化物からなる膜をｊＩく形成してから線膜
をゲート電極形状にパターニングしてショットキ・ゲー
ト電極を形成し、次ぎに、該ショットキ・ゲート電極を
マスクとして不純物の導入を行って領域をセルフ・アラ
イメン、卜で形成し、次ぎに、絶縁膜及びレジスト膜を
順に形成してから該レジスト１模のエツチングを行って
該絶縁膜の頂面を露出させ、次ぎに、前記絶縁膜の選択
的エツチングを行って前記ショットキ・ゲート電極の先
端を露出させてからエツチングを行って該シゴソトキ・
ゲ−１・電極を予定された厚みに調整し、次ぎに、高導
電性の金属膜を形成してから前記レジスト膜を除去する
ことに依り前記ショットキ・ゲー！・電極上にのみ該高
４電性の金属膜を残留させ、次ぎに、該高導電性の金属
膜をマスクにして前記ショソ１−キ・ゲ−１・電極のサ
イド・エツチングを行って該ショットキ・ゲート電極と
前記不純物領域との距離を調節する工程を採っている。
これにより、高融点金属或いはその珪化物からなるショ
ットキ・ゲート電極に於ける導電性の向」ニ、また、該
ショットキ・ゲ−１・電極をリフト・オフ法にてパター
ニングする際の確実性の向上、更にまた、前記ショット
キ・ゲート電極をマスクにしてセルフ・アライメントで
形成された不純物領域と該ショットキ・ゲ−１・電極と
の離間等が実現される。
ットキ・ゲート電極に於ける導電性の向」ニ、また、該
ショットキ・ゲ−１・電極をリフト・オフ法にてパター
ニングする際の確実性の向上、更にまた、前記ショット
キ・ゲート電極をマスクにしてセルフ・アライメントで
形成された不純物領域と該ショットキ・ゲ−１・電極と
の離間等が実現される。
発明の実施例
第１図乃至第８図は本発明一実施例を解説する為の工程
要所に於ける半導体装置の要部切断側面図でり、以下こ
れ等の図を参照しつつ説明する。
要所に於ける半導体装置の要部切断側面図でり、以下こ
れ等の図を参照しつつ説明する。
第１図参照
■ 半絶縁性ＧａＡｓ基板ｌにイオン注入法を適用し且
つ熱処理を行ってｎ型活性層２を形成する。
つ熱処理を行ってｎ型活性層２を形成する。
このときの諸条件は次ぎの通りである。
不純物イオン：シリコン・イオン（Ｓｉ”）ドース星：
１〜２×１０′２〔ＣＩＴ＋−２〕加速エネルギ：５
９［ｅＶ） 熱処理温度１５０（’Ｃ） 熱処理時間：１０〔分〕 ■ スパッタリング法を適用してタングステン・シリサ
イド（Ｗ５ Ｓ ｉ３ ）膜３を通常の場合の約２倍の
厚さである約１ 〔μｍ〕程度に形成する。
１〜２×１０′２〔ＣＩＴ＋−２〕加速エネルギ：５
９［ｅＶ） 熱処理温度１５０（’Ｃ） 熱処理時間：１０〔分〕 ■ スパッタリング法を適用してタングステン・シリサ
イド（Ｗ５ Ｓ ｉ３ ）膜３を通常の場合の約２倍の
厚さである約１ 〔μｍ〕程度に形成する。
このように厚く形成するのは、後に適用するリフト・オ
フ法を確実に実施できるようにする為である。尚、タン
グステン・シリサイド膜３は他の類似の材料、例えば、
モリブデン・シリサイド膜、或いは高融点金属そのもの
に代替することができる。
フ法を確実に実施できるようにする為である。尚、タン
グステン・シリサイド膜３は他の類似の材料、例えば、
モリブデン・シリサイド膜、或いは高融点金属そのもの
に代替することができる。
■ スパッタリング法を適用して二酸化シリコン（Ｓｉ
Ｏ２）膜４を１γさ約４０００ Ｃ人〕程度に形成する
。
Ｏ２）膜４を１γさ約４０００ Ｃ人〕程度に形成する
。
■ フォト・リソグラフィ技術を適用してフォト・レジ
スト膜５を厚さ約０．８ 〔μｍ〕程度に形成し、その
フォト・レジスト膜５をゲート電極パターンにパターニ
ングする。
スト膜５を厚さ約０．８ 〔μｍ〕程度に形成し、その
フォト・レジスト膜５をゲート電極パターンにパターニ
ングする。
第２図参照
■ 前記パターニングされたフォト・レジスト膜５をマ
スクとして二酸化シリコン膜４をパターニングし、次い
で、フォト・レジスト膜５及び二酸化シリコン膜４をマ
スクとしてタングステン・シリサイド１模３のパターニ
ングを行いタングステン・シリサイド・ゲート電極３Ｇ
を形成する。
スクとして二酸化シリコン膜４をパターニングし、次い
で、フォト・レジスト膜５及び二酸化シリコン膜４をマ
スクとしてタングステン・シリサイド１模３のパターニ
ングを行いタングステン・シリサイド・ゲート電極３Ｇ
を形成する。
第３図参照
■ マスクとして用いたフォト・レジスＩ・膜５及び二
酸化シリコン膜４を除去してからゲート電極３Ｇをマス
クとしてイオン注入法を適用し且つ熱処理を行ってｎ＋
型ソース領域６及びｎ ＋型ドレイン領域７を形成する
。 このときの諸条件は次の通りである。
酸化シリコン膜４を除去してからゲート電極３Ｇをマス
クとしてイオン注入法を適用し且つ熱処理を行ってｎ＋
型ソース領域６及びｎ ＋型ドレイン領域７を形成する
。 このときの諸条件は次の通りである。
不純物イオン：シリコン・イオン
ドーズ量： １． ７ Ｘ ｌ Ｏ” （Ｃｍ−”）加
速エネルギ： １７５ （ＫｅＶ） 熱処理温度ニア５０（’Ｃ） 熱処理時間：２０〔分〕 第４図参照 ■ 化学気相堆積（ｃｈｅｒｎｉｃａｌ ｖａｐ。
速エネルギ： １７５ （ＫｅＶ） 熱処理温度ニア５０（’Ｃ） 熱処理時間：２０〔分〕 第４図参照 ■ 化学気相堆積（ｃｈｅｒｎｉｃａｌ ｖａｐ。
ｕｒ ｄｅｐｏｓｉｔｉｏｎ：ＣＶＤ）法を適用して二
酸化シリコン膜８を厚さ例えば６０００ 〔人〕程度に
形成する。
酸化シリコン膜８を厚さ例えば６０００ 〔人〕程度に
形成する。
■ スピン・コート法を適用してフォト・レジスト膜９
を形成する。
を形成する。
このようにスピン・コート法を適用すると、二酸化シリ
コン膜８の表面に存在する凹凸が埋められ、フォト・レ
ジスト膜９の表面を略平坦になし得ることは良く知られ
ている。
コン膜８の表面に存在する凹凸が埋められ、フォト・レ
ジスト膜９の表面を略平坦になし得ることは良く知られ
ている。
第５図参照
■ ＣＦ ａをエソチャンＩ・とするプラズマ・エツチ
ング法を適用してフォト・レジスト膜９のエツチングを
行う。
ング法を適用してフォト・レジスト膜９のエツチングを
行う。
このエツチングは二酸化シリコン膜８の突出した表面が
露出されるまで行う。
露出されるまで行う。
第６図参照
［相］ ＨＦ ＋ Ｎ Ｈ，Ｆをエッチャントとする湿
性化学エツチング法を適用し残留しているフォト・レジ
スト膜９をマスクとして二酸化シリコン膜８のエツチン
グを行う。
性化学エツチング法を適用し残留しているフォト・レジ
スト膜９をマスクとして二酸化シリコン膜８のエツチン
グを行う。
この場合のエツチングは、タングステン・シリサイド・
ゲート電極３Ｇが露出した後も継続し若干のザイド・エ
ツチングが行われるようにする。
ゲート電極３Ｇが露出した後も継続し若干のザイド・エ
ツチングが行われるようにする。
第７図参照
ＯＢＣｌ２．をエンチャントとするプラズマ・エツチン
グ法を適用し二酸化シリコン膜８をマスクとしてタング
ステン・シリサイド・ゲート電極３Ｇのエツチングを行
う。
グ法を適用し二酸化シリコン膜８をマスクとしてタング
ステン・シリサイド・ゲート電極３Ｇのエツチングを行
う。
この場合のエツチングは、タングステン・シリサイド・
ゲート電極３Ｇが４０００乃至５０００ 〔人〕程度の
厚さになるまで行う。
ゲート電極３Ｇが４０００乃至５０００ 〔人〕程度の
厚さになるまで行う。
第８図参照
＠ 蒸着法を適用してチタン（Ｔｉ）膜をＪゾさ例えば
５００〔人〕程度に、金（Ａｕ）膜を厚さ例えば４００
０ （人）程度にそれぞれ蒸着することに依り、所謂、
ＴｉＡｕ膜からなる高専電性の金属ｎ！１０を形成する
。
５００〔人〕程度に、金（Ａｕ）膜を厚さ例えば４００
０ （人）程度にそれぞれ蒸着することに依り、所謂、
ＴｉＡｕ膜からなる高専電性の金属ｎ！１０を形成する
。
前記したように、タングステン・シリサイド・ゲート電
極３Ｇは、当初、厚さ約１ 〔μｍ〕程度に形成され、
その後、約４０００〜５０００〔人〕程度の厚さになさ
れているので、この工程で金属膜１０を形成した場合、
タングステン・シリサイド・ゲート電極３Ｇ上に在るも
のと、フメト・レジスト膜９上にあるものとは画然とし
て分離される。
極３Ｇは、当初、厚さ約１ 〔μｍ〕程度に形成され、
その後、約４０００〜５０００〔人〕程度の厚さになさ
れているので、この工程で金属膜１０を形成した場合、
タングステン・シリサイド・ゲート電極３Ｇ上に在るも
のと、フメト・レジスト膜９上にあるものとは画然とし
て分離される。
第９図参照
＠ 全体をアセトンなどのフォト・レジスト溶解液中に
浸漬し、フォト・レジスト膜９の溶解除去を行う。
浸漬し、フォト・レジスト膜９の溶解除去を行う。
この工程で、金属膜１０に対しては、所謂、リフト・オ
フ法に依るパターニングが行われ、タングステン・シリ
サ不ド・ゲート電極３Ｇ上に在るもの以外は除去される
。
フ法に依るパターニングが行われ、タングステン・シリ
サ不ド・ゲート電極３Ｇ上に在るもの以外は除去される
。
この金属膜１０のリフＩ−・オフに依るパターニングは
、タングステン・ソリサイド・ゲート電極３Ｇの厚みを
当初は厚く、後に薄くすることに依り、金属膜１０のタ
ングステン・シリサイド・ゲート電極３Ｇ上に在るもの
とフォト・レジスト膜９上に在るそれとが画然として分
離されるようにしたので、前記リフト・オフに依るパタ
ーニングは確実に実施される。
、タングステン・ソリサイド・ゲート電極３Ｇの厚みを
当初は厚く、後に薄くすることに依り、金属膜１０のタ
ングステン・シリサイド・ゲート電極３Ｇ上に在るもの
とフォト・レジスト膜９上に在るそれとが画然として分
離されるようにしたので、前記リフト・オフに依るパタ
ーニングは確実に実施される。
■ ＨＦ十ＮＨ，Ｆを用いて二酸化シリコン膜８除去す
る。
る。
［相］ ＣＨ４＋Ｑ２をエッチャントとするプラズマ・
エツチング法を適用し前記パターニングされた金属膜１
０をマスクとしてタングステン・シリサイド・ゲート電
極３Ｇのサイド・エツチングを行いゲート長を所定値、
例えば０．５ ｃμｍ〕乃至１ 〔μｍ〕に制御する。
エツチング法を適用し前記パターニングされた金属膜１
０をマスクとしてタングステン・シリサイド・ゲート電
極３Ｇのサイド・エツチングを行いゲート長を所定値、
例えば０．５ ｃμｍ〕乃至１ 〔μｍ〕に制御する。
この工程で、ゲ−１・電極３Ｇとｎ＋＋ソース領域６及
びｎ＋型トドレイン領域７は離間される。
びｎ＋型トドレイン領域７は離間される。
［相］ この後、通常の技法を適用してＡｕ・ゲルマニ
ウム（Ｇｅ）／Ａｕからなるオーミック電極であるソー
ス電極１■及び］ルイン電極Ｉ２を形成する。
ウム（Ｇｅ）／Ａｕからなるオーミック電極であるソー
ス電極１■及び］ルイン電極Ｉ２を形成する。
発明の効果
本発明に於りる半導体装置の製造方法によれば、高融点
金属或いはその珪化物からなるショットキ・ゲート電極
上に高導電性の金属膜を容易に形成することができるの
で、該ショットキ・ゲート電極の抵抗値を著しく低減す
ることができ、この種の半導体装置のスイッチング・ス
ピードを向上することができる。また、前記高導電性の
金属膜を形成するに際してはリフト・オフ法を適用する
が、前記ショットキ・ゲート電極を予め厚く形成してお
き、その後の工程で薄くする技法を採ることに依り、前
記高導電性の金属膜のリフト・オフに依るパターニング
を容易且つ確実なものとすることができる。更にまた、
該高導電性の金属膜をマスクとして前記ショットキ・ゲ
ート電極のサイド・エツチングを行っているので、その
サイド・エツチング前に該ショットキ・ゲート電極をマ
スクとしてセルフ・アライメントで形成した不純物領域
とはＲ１［間させることができるから、ショート・チャ
ネル効果に起因する閾値電圧の変動は抑制することが可
能である。
金属或いはその珪化物からなるショットキ・ゲート電極
上に高導電性の金属膜を容易に形成することができるの
で、該ショットキ・ゲート電極の抵抗値を著しく低減す
ることができ、この種の半導体装置のスイッチング・ス
ピードを向上することができる。また、前記高導電性の
金属膜を形成するに際してはリフト・オフ法を適用する
が、前記ショットキ・ゲート電極を予め厚く形成してお
き、その後の工程で薄くする技法を採ることに依り、前
記高導電性の金属膜のリフト・オフに依るパターニング
を容易且つ確実なものとすることができる。更にまた、
該高導電性の金属膜をマスクとして前記ショットキ・ゲ
ート電極のサイド・エツチングを行っているので、その
サイド・エツチング前に該ショットキ・ゲート電極をマ
スクとしてセルフ・アライメントで形成した不純物領域
とはＲ１［間させることができるから、ショート・チャ
ネル効果に起因する閾値電圧の変動は抑制することが可
能である。
第１１図乃至第９図は本発明一実施例を説明する為の工
程要所に於ける半導体装置の要部切断側面図を表してい
る。 図に於いて、■は半絶縁性Ｇ ａ ”Ａ ｓ基板、２ば
ｎ型活性層、３はタングステン・シリサイド膜、３Ｇは
タングステン・シリサイド・ゲート電極、４は二酸化シ
リコン膜、５はフォト・レジス１膜、６はｎ＋＋ソース
領域、７はｎ＋型トドレイン領域８は二酸化シリコン膜
、９はフォト・レジスト膜、１０は高導電性の金属膜、
１１はソース電極、１２はドレイン電極をそれぞれ示し
ている。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第４図 第５図 第６図
程要所に於ける半導体装置の要部切断側面図を表してい
る。 図に於いて、■は半絶縁性Ｇ ａ ”Ａ ｓ基板、２ば
ｎ型活性層、３はタングステン・シリサイド膜、３Ｇは
タングステン・シリサイド・ゲート電極、４は二酸化シ
リコン膜、５はフォト・レジス１膜、６はｎ＋＋ソース
領域、７はｎ＋型トドレイン領域８は二酸化シリコン膜
、９はフォト・レジスト膜、１０は高導電性の金属膜、
１１はソース電極、１２はドレイン電極をそれぞれ示し
ている。 特許出願人 冨士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 − 第１図 第２図 第４図 第５図 第６図
Claims (1)
- 化合物半導体層上にショア）キ・バリヤを形成する材料
である高融点金属或いはその珪化物からなる膜を厚く形
成してから接収をゲート電極形状にパターニングしてシ
ョットキ・ゲート電極を形成し、次ぎに、該ショットキ
・ゲート電極をマスクとして不純物の導入を行って領域
をセルフ・アライメントで形成し、次ぎに、絶縁膜及び
レジス目１りを順に形成してから該レジスト膜のエツチ
ングを行って該絶縁膜の頂面を露出させ、次ぎに、前記
絶縁膜の選択的エツチングを行って前記ショットキ・ゲ
ート電極の先端を露出させてからエツチングを行って該
ショットキ・ゲート電極を予定された厚みに調整し、次
ぎに、高導電性の金属膜を形成してから前記レジスト膜
を除去することに依り前記ショットキ・ゲート電極上に
のみ該高導電性の金属膜を残留させ、次ぎに、該高導電
性の金属膜をマスクにして前記ショットキ・ゲート電極
のサイド・エツチングを行って該ショットキ・ゲート電
極と前記不純物領域との距離を調節する工程が含まれて
なることを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238946A JPS60130862A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58238946A JPS60130862A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS60130862A true JPS60130862A (ja) | 1985-07-12 |
Family
ID=17037630
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58238946A Pending JPS60130862A (ja) | 1983-12-20 | 1983-12-20 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS60130862A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346778A (ja) * | 1986-08-15 | 1988-02-27 | Nec Corp | 電界効果型半導体装置の製造方法 |
| JPS6346779A (ja) * | 1986-08-15 | 1988-02-27 | Nec Corp | 半導体装置 |
| JPS63169077A (ja) * | 1987-01-05 | 1988-07-13 | Nec Corp | 半導体装置 |
| JPS647570A (en) * | 1987-01-12 | 1989-01-11 | Int Standard Electric Corp | Manufacture of self-aligning field effect transistor |
| JPS6489469A (en) * | 1987-09-30 | 1989-04-03 | Mitsubishi Electric Corp | Field-effect transistor and manufacture thereof |
-
1983
- 1983-12-20 JP JP58238946A patent/JPS60130862A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6346778A (ja) * | 1986-08-15 | 1988-02-27 | Nec Corp | 電界効果型半導体装置の製造方法 |
| JPS6346779A (ja) * | 1986-08-15 | 1988-02-27 | Nec Corp | 半導体装置 |
| JPS63169077A (ja) * | 1987-01-05 | 1988-07-13 | Nec Corp | 半導体装置 |
| JPS647570A (en) * | 1987-01-12 | 1989-01-11 | Int Standard Electric Corp | Manufacture of self-aligning field effect transistor |
| JPS6489469A (en) * | 1987-09-30 | 1989-04-03 | Mitsubishi Electric Corp | Field-effect transistor and manufacture thereof |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0354464B2 (ja) | ||
| KR900008277B1 (ko) | 전계효과 트랜지스터의 제조방법 | |
| JPH0219975B2 (ja) | ||
| KR960019602A (ko) | 자기 정렬형 티-게이트 갈륨비소 금속반도체 전계효과 트랜지스터의 제조방법 | |
| CN108538871A (zh) | 接触孔的形成方法及图像传感器 | |
| JPS6351550B2 (ja) | ||
| JPS6292481A (ja) | 半導体装置の製造方法 | |
| JPS60115268A (ja) | 半導体装置の製造方法 | |
| JP7438343B2 (ja) | オーミック合金接触領域シーリング層 | |
| JP4280121B2 (ja) | 半導体装置の製造方法 | |
| JPS61216487A (ja) | 半導体装置の製造方法 | |
| JPH0353774B2 (ja) | ||
| JP2000332029A (ja) | 半導体装置の製造方法 | |
| JPH063814B2 (ja) | 半導体装置の製造方法 | |
| JPH10106977A (ja) | 半導体装置及びその製造方法 | |
| JPS6068662A (ja) | 半導体装置およびその製造方法 | |
| JPS63142872A (ja) | 自己整合型電界効果トランジスタの製造方法 | |
| JPH02285645A (ja) | 半導体装置の製造方法 | |
| JPS6163063A (ja) | 半導体装置の製造方法 | |
| JPS6159879A (ja) | 半導体装置の製造方法 | |
| JPH0217933B2 (ja) | ||
| JPS58143580A (ja) | 半導体装置の製造方法 | |
| JPS6260268A (ja) | 電界効果トランジスタの製造方法 | |
| JPS61208877A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JPH0217932B2 (ja) |