JPH1185672A - データ伝送装置 - Google Patents

Abstract

(57)【要約】 【課題】 コンピュータシステムのデータバス上にイン
ターフェイスを配置し、データの入出力を行うデータ伝
送装置において、主としてＣＰＵからアクセスされる頻
度が高いメインメモリを仲立ちとしてデータ伝送を行う
と、メインメモリへのアクセス競合によって十分な性能
が得られない。このような制限を受けることなく、バス
のデータ伝送能力を十分に引き出すことができるデータ
伝送装置を提供することを行うことを目的とする。 【解決手段】 バス上に、ディスクインターフェイスお
よびＡＶインターフェイスから書き込みおよび読みだし
の可能なデータ専用メモリを備える。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、外部からの要求に
応じて、同時に複数の画像および音声のデータを蓄積し
たり供給を行うデータ転送装置、特にビデオサーバに関
するものである。

【０００２】

【従来の技術】マイクロコンピュータ技術の急速な進展
に伴い、専用ハードウェアで扱われていた映像や音声の
データが汎用のコンピュータハードウェア上で扱えるよ
うになってきた。ビデオサーバとよばれるデータ伝送装
置においても同様に、一例として図１０にそのブロック
図を示すようなコンピュータのハードウェアを基本とし
た構成が可能となってきている(例えば、特願平8-30890
3号)。

【０００３】すなわち、ＣＰＵ1001と、バス1002、メイ
ンメモリ1003を持ち、これらはバスインターフェイス10
04で結ばれている。バス1002上には、外部からのデータ
伝送に対する指令を受け止める通信インターフェイス10
05と、データが記録再生されるディスク装置1006とのイ
ンターフェイスであるディスクインターフェイス1007
と、外部のデータ送受信装置1009との間でデータのやり
とりを行うＡＶインターフェイス1008とがある。これら
のバス1002上に置かれた各インターフェイスが、ＣＰＵ
1001に対して各インターフェイスに関する処理の開始を
要求するため割り込み信号が使われる。各インターフェ
イスから出力される割り込み信号は割り込みコントロー
ラ1010に入力され、ここで優先順位づけなどの処理を施
されたあとＣＰＵ1001に送られ、ＣＰＵ1001に対して割
り込み要求がなされることになる。

【０００４】図１０に示すデータ伝送装置がデータをデ
ィスク装置1006に記録する過程を説明する。

【０００５】まず通信インターフェイス1005に対して記
録の指令が伝えられる。通信インターフェイス1005は指
令を受信したことをＣＰＵ1001に通知するため、割り込
み信号を発生する。通信インターフェイス1005が発生し
た割り込み信号は割り込みコントローラ1010を経てＣＰ
Ｕ1001に伝えられ、ＣＰＵ1001はこれに反応して通信イ
ンターフェイスに届いた指令をバスインターフェイス10
04を通じて、バス1002上の通信インターフェイス1005か
ら読み取る。

【０００６】指令が記録であることを了解したＣＰＵ10
01はＡＶインターフェイス1008に対して、外部のデータ
送受信装置1009から送られてくるデータをメインメモリ
1003に書き込むように指令を行う。ＡＶインターフェイ
ス1008はデータを受信した後、バス1002の使用権を取得
し、バスインターフェイス1004を通じて受信したデータ
をメインメモリ1003に書き込む。書き込みが完了した
ら、完了をＣＰＵ1001に通知するため、割り込み信号を
発生する。ＡＶインターフェイス1008が発生した割り込
み信号は割り込みコントローラ1010を経てＣＰＵ1001に
伝えられる。

【０００７】ＣＰＵ1001はこれに反応して、ディスクイ
ンターフェイス1007に対して、ＡＶインターフェイス10
08が書き込んだメインメモリ1003上のデータをディスク
装置1006の所定の位置に書き込むよう指令を行う。ディ
スクインターフェイス1007はバス1002の使用権を取得
し、バスインターフェイス1004を通じてデータをメイン
メモリ1003から読み出す。そして読み出したデータをデ
ィスク装置1006のＣＰＵ1001から指示された位置に書き
込む。書き込みが完了したら、完了をＣＰＵ1001に通知
するため、割り込み信号を発生する。ディスクインター
フェイス1007が発生した割り込み信号は割り込みコント
ローラ1010を経てＣＰＵ1001に伝えられる。以上の一連
の動作により、外部のデータ送受信装置1009から、デー
タ伝送装置にデータが記録される。

【０００８】次に、図１０に示すデータ伝送装置がデー
タをデータ送受信装置1009へ再生する過程を説明する。
まず通信インターフェイス1005に対して再生の指令が伝
えられる。通信インターフェイス1005は指令を受信した
ことをＣＰＵ1001に通知するため、割り込み信号を発生
する。通信インターフェイス1005が発生した割り込み信
号は割り込みコントローラ1010を経てＣＰＵ1001に伝え
られ、ＣＰＵ1001はこれに反応して通信インターフェイ
スに届いた指令をバスインターフェイス1004を通じて、
バス1002上の通信インターフェイス1005から読み取る。

【０００９】指令が記録であることを了解したＣＰＵ10
01はディスクインターフェイス1007に対して、ディスク
装置1006の所定の位置に記録されたデータをメインメモ
リ1003に書き込むように指令を行う。ディスクインター
フェイス1007はデータをディスク装置1006から読み出し
た後、バス1002の使用権を取得し、バスインターフェイ
ス1004を通じて受信したデータをメインメモリ1003に書
き込む。書き込みが完了したら、完了をＣＰＵ1001に通
知するため、割り込み信号を発生する。ディスクインタ
ーフェイス1007が発生した割り込み信号は割り込みコン
トローラ1010を経てＣＰＵ1001に伝えられる。

【００１０】ＣＰＵ1001はこれに反応して、ＡＶインタ
ーフェイス1008に対して、ディスクインターフェイス10
07が書き込んだメインメモリ1003上のデータを外部のデ
ータ送受信装置1009へ出力するよう指令を行う。ＡＶイ
ンターフェイス1008はバス1002の使用権を取得し、バス
インターフェイス1004を通じてデータをメインメモリ10
03から読み出す。そして読み出したデータをデータ送受
信装置1008に出力する。これが完了したら、完了をＣＰ
Ｕ1001に通知するため、割り込み信号を発生する。ＡＶ
インターフェイス1008が発生した割り込み信号は割り込
みコントローラ1010を経てＣＰＵ1001に伝えられる。

【００１１】以上の一連の動作により、ディスク装置10
06から、外部のデータ送受信装置1009へデータが再生さ
れる。

【００１２】

【発明が解決しようとする課題】メインメモリ1003には
ＣＰＵ1001によって実行される命令語や、前述のデータ
伝送装置として取り扱うのとは別のデータが存在する。
また同時に、前述のようにメインメモリ1003は、バス10
02上の様々のインターフェイスから書き込みおよび読み
出しを受ける。つまりバスインターフェイス1004は、Ｃ
ＰＵ1001からのメインメモリ1003へのアクセス要求と、
バス1002からのアクセス要求を調停しながら、双方から
のアクセス要求に応えている。

【００１３】ところが近年、ＣＰＵ1001の機能の高度化
に伴い、ＣＰＵ1001のメインメモリ1003に対するアクセ
ス頻度が高まったり、階層的記憶機構すなわちキャッシ
ュメモリの機構が組み込まれることによって、バス1002
からメインメモリ1003に対するアクセス要求の優先度は
低下する方向にある。その結果、前述のバス1002上の各
インターフェイスからのメインメモリへの書き込みおよ
び読みだし要求への応答時間が長くなるとともに、書き
込みおよび読みだしそのものの速度も低下する。これ
は、前述のデータ伝送装置としての動作において単位時
間あたりに取り扱うことのできるデータ量が低下するこ
とを示している。バスの転送能力としては十分余裕があ
るにもかかわらず、メインメモリでのアクセス競合のた
めにデータ伝送能力が制約を受ける。

【００１４】本発明は上記の課題を解決するためになさ
れたものであり、バスの転送能力をメインメモリへのＣ
ＰＵとのアクセス競合によって制約されることのないデ
ータ伝送装置を提供することを目的とする。

【００１５】

【課題を解決するための手段】請求項１記載の本発明
は、この課題を解決するために、バスに接続され外部か
らのデータ伝送指令を受ける通信インターフェイスと、
データを記録再生するディスク装置と、ディスク装置と
バスとをインターフェイスするディスクインターフェイ
スと、外部のデータ送受信装置とバスをインターフェイ
スするＡＶインターフェイスと、バスに直接接続されバ
スインターフェイスならびにディスクインターフェイス
ならびにＡＶインターフェイスからデータを書き込みお
よび読みだしを行われるＡＶデータメモリと、通信イン
ターフェイスとディスクインターフェイスとＡＶインタ
ーフェイスから発せられる割り込み要求信号を受けＣＰ
Ｕに伝達する割り込みコントローラを備えたものであ
る。

【００１６】また、請求項２記載の本発明は、データを
記録再生するディスク装置と、ディスク装置とバスとを
インターフェイスするディスクインターフェイスと、外
部のデータ送受信装置とバスをインターフェイスするＡ
Ｖインターフェイスと、バスに直接接続されバスインタ
ーフェイスならびにディスクインターフェイスならびに
ＡＶインターフェイスからデータを書き込みおよび読み
だしを行われるＡＶデータメモリと、バスに接続され外
部からのデータ伝送指令を受けるとともにＡＶデータメ
モリに対して読みだしおよび書き込みを行う通信インタ
ーフェイスと、通信インターフェイスとディスクインタ
ーフェイスとＡＶインターフェイスから発せられる割り
込み要求信号を受けＣＰＵに伝達する割り込みコントロ
ーラを備えたものである。

【００１７】また、請求項３記載の本発明は、バスに接
続され外部からのデータ伝送指令を受ける通信インター
フェイスと、データを記録再生するディスク装置と、デ
ィスク装置とバスとをインターフェイスするディスクイ
ンターフェイスと、外部のデータ送受信装置とインター
フェイスするＡＶインターフェイスと、２つのポートを
持ち一方のポートはバスに直接接続されバスインターフ
ェイスならびにディスクインターフェイスからデータの
書き込みおよび読みだしを行われ、もう一方のポートは
ＡＶインターフェースからデータの書き込みおよび読み
だしを行われるＡＶデータメモリと、ＡＶデータメモリ
への書き込みおよび読みだし状況を予め設定した条件と
比較し条件成立時に割り込み信号を発生するＡＶデータ
メモリ割り込み発生手段と、通信インターフェイスとデ
ィスクインターフェイスとＡＶデータメモリ割り込み発
生手段から発せられる割り込み要求信号を受け前記ＣＰ
Ｕに伝達する割り込みコントローラを備えたものであ
る。

【００１８】また、請求項４記載の本発明は、バスに接
続され外部からのデータ伝送指令を受ける通信インター
フェイスと、データを記録再生するディスク装置と、デ
ィスク装置とバスとをインターフェイスするディスクイ
ンターフェイスと、外部のデータ送受信装置とバスをイ
ンターフェイスするＡＶインターフェイスと、バスに直
接接続されバスインターフェイスならびにディスクイン
ターフェイスならびにＡＶインターフェイスからデータ
を書き込みおよび読みだしを行われるＡＶデータメモリ
と、通信インターフェイスとディスクインターフェイス
とＡＶインターフェイスから発せられる割り込み要求信
号を受けＣＰＵに伝達する第１の割り込みコントローラ
と、ディスクインターフェイスとＡＶインターフェイス
から発せられる割り込み要求信号を受け通信インターフ
ェイスに伝達する第２の割り込みコントローラと、ディ
スクインターフェイスとＡＶインターフェイスから発せ
られる割り込み要求信号を第１の割り込みコントローラ
あるいは第２の割り込みコントローラに振り分ける割り
込み信号選択手段を備えたものである。

【００１９】上記の構成により、ＣＰＵのメインメモリ
へのアクセスの状態に制限されることなく、バスの転送
能力に応じたデータ伝送能力を発揮することができる。

【００２０】

【発明の実施の形態】以下、本発明の実施の形態につい
て、図１から図９を用いて説明する。なお、記録と再生
については本発明においてはちょうど逆の過程によって
行われるので以下の説明では再生の過程について説明を
行う。また、通常ビデオサーバとよばれる形態では、通
常、複数のデータ伝送が同時並行で行われるが、以降の
説明では一つのチャネルについて説明する。

【００２１】（実施の形態１）図１は（実施の形態１）
における本発明のデータ伝送装置のブロック図である。

【００２２】図１において図１０と同じ機能を果たす構
成要素については図１０と同じ番号を付し、説明を省略
する。図１において101はＡＶデータメモリであって、
バス1002上のディスクインターフェイス1007とＡＶイン
ターフェイス1008、そしてバスインターフェイス1004を
介してＣＰＵ1001からデータの書き込みおよび読みだし
を行われる。

【００２３】以上のように構成されたデータ伝送装置に
ついて以下その動作を説明する。図２は、図１のデータ
伝送装置の動作を示すフローチャートである。

【００２４】処理201では、バス1002上の各インターフ
ェイスの初期化を行う。ＡＶデータメモリ101に対して
は次の初期化を行う。ＡＶデータメモリ101のアドレス
は、内部に設けられたアドレスレジスタの設定値を変え
ることによって自由に再配置できるようになっているの
で、ＣＰＵ1001はメインメモリ1003が使用するアドレス
と、ＡＶデータメモリの使用するアドレスが重複しない
ようＡＶデータメモリのアドレスを設定する。そして、
設定したアドレスを後述する処理で参照できるように保
管する。

【００２５】処理202では、外部からの指令の到着によ
って通信インターフェイス1005が発生する割り込み信号
の到来を待つ。割り込み信号が到来すれば処理203に移
り、通信インターフェイスに到着した再生の指令を読み
取る。

【００２６】処理204では、再生すべきデータがディス
ク装置1006のどの位置にあるかを算出すると同時に、Ａ
Ｖデータメモリ101のどのアドレスにそのデータを書き
込むかを決定する。

【００２７】処理205では、ディスクインターフェイス1
007に対して、処理204で得られた結果に基づいてディス
ク装置1006からの読み出しの指令を行う。

【００２８】処理206では、ディスクインターフェイス1
007が、ディスク装置1006からデータを読みだし、ＡＶ
データメモリ101の所定のアドレスに書き込むという作
業を終え、割り込み信号を発生するのを待つ。割り込み
信号が発生したら処理207に移る。

【００２９】処理207では、再生すべきデータの内容に
関し、再生するにあたって書き換えが必要な部分につい
て、書き換えを行う。例えば、再生時刻情報を含むタイ
ムコード情報や、再生の順番をを示すシーケンス番号な
どとよばれる情報については再生毎に新規に書き換えが
必要となる。

【００３０】処理208では、ＡＶインターフェイス1008
に対して、ＡＶデータメモリ101からデータを読みだ
し、外部のデータ送受信装置1009に出力するように指令
を行う。

【００３１】処理209では、ＡＶインターフェイス1008
が、ＡＶデータメモリ101からデータを読みだし、デー
タ送受信装置1009にデータを出力するのを待つ。完了す
れば処理202に戻り、再び通信インターフェイス1005へ
の外部からの指令を到着を待つ。

【００３２】以上のような一連の処理を行うことによっ
て、メインメモリ1003にはＡＶインターフェイスから出
力されることになるデータを格納することなくデータ伝
送を行うことができる。この結果、ＣＰＵ1001からメイ
ンメモリ1003へのアクセスと競合することなく、データ
はバス1002上だけを移動することになるので、そのデー
タの転送速度はメインメモリ1003への書き込みおよび読
みだし速度によって制約を受けない。

【００３３】（実施の形態２）図３は（実施の形態２）
における本発明のデータ伝送装置のブロック図である。
（実施の形態１）と同じく、図３において図１と同じ機
能を果たす構成要素については図１と同じ番号を付し、
説明を省略する。

【００３４】（実施の形態２）と（実施の形態１）との
相違点は、（実施の形態２）においては、図３に示すよ
うに通信インターフェイス1005内にバスマスタ回路(以
下、ＢＭ回路と記す)301を持つことである。ＢＭ回路
は、能動的にバス1002上のＡＶデータメモリ101や、メ
インメモリ1003に対して読みだしおよび書き込みを行う
機能をそのブロックに付加するものである。すなわち、
バスインターフェイス1004、ディスクインターフェイス
1007、ＡＶインターフェイス1008には図１０の従来例に
おいてもすでに含まれている。図３に示す（実施の形態
２）ではこのＢＭ回路が通信インターフェイス1005にも
備えられている。

【００３５】以上のように構成されたデータ伝送装置に
ついて以下その動作を説明する。図４は、図３のデータ
伝送装置の動作を示すフローチャートである。

【００３６】処理401では、バス1002上の各インターフ
ェイスの初期化を行う。ＡＶデータメモリ101に対して
は、そのアドレスは、ＡＶデータメモリ101内のレジス
タの設定値によって自由に再配置できるようになってい
るので、ＣＰＵ1001はメインメモリ1003とアドレスが重
複しないアドレス位置にＡＶデータメモリのアドレスを
設定する。

【００３７】処理402では、処理401において設定したＡ
Ｖデータメモリ101のアドレスを通信インターフェイス1
005に対して通知する。処理403では、通信インターフェ
イス1005が発生する割り込み信号の到来を待つ。（実施
の形態２）においては通信インターフェイスは、外部か
らの指令を受信した場合と、ＡＶデータメモリ上のデー
タの書き換えが完了した場合の２つの条件で割り込みを
発生する。割り込み信号が到来すれば処理404に移り、
通信インターフェイスの発生した割り込みの要因を読み
取る。

【００３８】処理405では、処理404で読み取った割り込
みの要因によって分岐する。もし、通信インターフェイ
ス1005からの割り込みが外部からの指令の受信に寄るも
のである場合は処理406へ移り、ＡＶデータメモリ101の
データ書き換え完了による場合は処理410へと移る。

【００３９】処理406では、再生すべきデータがディス
ク装置1006のどの位置にあるかを算出すると同時に、Ａ
Ｖデータメモリ101のどのアドレスにそのデータを書き
込むかを決定する。

【００４０】処理407では、ディスクインターフェイス1
007に対して、処理406で得られた結果に基づいてディス
ク装置1006からの読み出しの指令を行う。

【００４１】処理408では、ディスクインターフェイス1
007が、ディスク装置1006からデータを読みだし、ＡＶ
データメモリ101の所定のアドレスに書き込むという作
業を終え、割り込み信号を発生するのを待つ。割り込み
信号が発生すれば処理409へ移る。

【００４２】処理409では、再生すべきデータの内容に
関し、再生するにあたって書き換えが必要な部分につい
て、通信インターフェイス1005が処理402において通知
された内容に基づき書き換えを行うように指令を出し、
処理403でその完了を待つ。

【００４３】処理410では、ＡＶインターフェイス1008
に対して、ＡＶデータメモリ101からデータを読みだ
し、外部のデータ送受信装置1009に出力するように指令
を行う。

【００４４】処理411では、ＡＶインターフェイス1008
が、ＡＶデータメモリ101からデータを読みだし、デー
タ送受信装置1009にデータを出力するのを待つ。完了す
れば処理403に戻り、再び通信インターフェイス1005か
らの指令を到着を待つ。

【００４５】以上のような一連の処理を行うことによっ
て、（実施の形態１）と同様にメインメモリ1003にはＡ
Ｖインターフェイスから出力されることになるデータを
格納することなくデータ伝送を行うことができる。従っ
てそのデータの転送速度はメインメモリ1003への書き込
みおよび読みだし速度によって制約を受けない。

【００４６】さらに、処理409において行われるデータ
の書き換え処理は通信インターフェイス1005によってな
されるので、ＣＰＵ1001はディスク装置1006とＡＶイン
ターフェイス1008の間でやりとりされるデータそのもの
には全く関与する必要がない。このため、通信インター
フェイス1005による書き換え処理中も、メインメモリ10
03に対してアクセスが可能であり、図４にあげた一連の
処理とは別の処理、例えば同時並行で行われている別の
チャネルのデータ転送に関わる処理を行うことが可能と
なり、各インタフェースに対して発せられるデータ転送
指令をより多く処理することが可能となり、同時に扱う
ことのできるデータ伝送数を向上することができる。

【００４７】（実施の形態３）図５は（実施の形態３）
における本発明のデータ伝送装置のブロック図である。
（実施の形態１）と同じく、図５において図１と同じ機
能を果たす構成要素については図１と同じ番号を付し、
説明を省略する。

【００４８】（実施の形態３）と（実施の形態１）との
相違点は、図５に示すように、（実施の形態３）におい
ては、２つのポートを持つＡＶデータメモリ501と、Ａ
Ｖデータメモリ501への書き込みおよび読みだし状況を
もとに割り込み信号を発生するＡＶデータメモリ割り込
み発生回路502とを持ち、ＡＶインターフェイス1008が
ＡＶデータメモリ501のバス1002側の反対側のポートに
接続されていることである。

【００４９】図６はＡＶデータメモリ割り込み発生回路
の構成を示すブロック図である。図６において、601は
アドレスデコーダであってバス1002を経由して送られて
くるアドレスをデコードし、プリセットレジスタ602の
アドレスと一致した場合はプリセットレジスタ602に対
してバス1002を経由して送られてくるアドレスデータを
保持するようにイネーブル信号を発生する。アドレス比
較器603では、ＡＶデータメモリに対して行われる読み
だしおよび書き込みのアドレスと、プリセットレジスタ
602に保持されたアドレスデータを比較し、一致した場
合には割り込み信号を発生する。

【００５０】以上のように構成されたデータ伝送装置に
ついて以下その動作を説明する。図７は、図５のデータ
伝送装置の動作を示すフローチャートである。

【００５１】処理701では、バス1002上の各インターフ
ェイスと、ＡＶデータメモリ割り込み発生回路502の初
期化を行う。ＡＶデータメモリ101に対しては次の初期
化を行う。ＡＶデータメモリ101のアドレスは、内部に
設けられたアドレスレジスタの設定値を変えることによ
って自由に再配置できるようになっているので、ＣＰＵ
1001はメインメモリ1003が使用するアドレスと、ＡＶデ
ータメモリの使用するアドレスが重複しないようＡＶデ
ータメモリのアドレスを設定する。そして、設定したア
ドレスを後述する処理で参照できるように保管する。

【００５２】ＡＶデータメモリ割り込み発生回路502に
対しては次の初期化を行う。ＡＶインターフェイス1008
がＡＶデータメモリ501に対して読みだしを完了すると
きのアドレスデータをＡＶデータメモリ割り込み発生回
路502内のプリセットレジスタ602にセットする。これに
よりＡＶインターフェイス1008の読みだしが完了すると
割り込み信号が発生することになる。

【００５３】処理702では、外部からの指令の到着によ
って通信インターフェイス1005が発生する割り込み信号
の到来を待つ。割り込み信号が到来すれば処理703に移
り、通信インターフェイスに到着した再生の指令を読み
取る。

【００５４】処理704では、再生すべきデータがディス
ク装置1006のどの位置にあるかを算出すると同時に、Ａ
Ｖデータメモリ501のどのアドレスにそのデータを書き
込むかを決定する。

【００５５】処理705では、ディスクインターフェイス1
007に対して、処理704で得られた結果に基づいてディス
ク装置1006からの読み出しの指令を行う。

【００５６】処理706では、ディスクインターフェイス1
007が、ディスク装置1006からデータを読みだし、ＡＶ
データメモリ501の所定のアドレスに書き込むという作
業を終え、割り込み信号を発生するのを待つ。割り込み
信号が発生したら処理707に移る。

【００５７】処理707では、再生すべきデータの内容に
関し、再生するにあたって書き換えが必要な部分につい
て、書き換えを行う。例えば、再生時刻情報を含むタイ
ムコード情報や、再生の順番をを示すシーケンス番号な
どとよばれる情報については再生毎に新規に書き換えが
必要となる。

【００５８】処理708では、ＡＶインターフェイス1008
が、ＡＶデータメモリ501からデータを読みだし、デー
タ送受信装置1009にデータを出力するのを待つ。完了す
れば、ＡＶデータメモリ割り込み発生回路502が割り込
み信号を発生するので、処理702に戻り、再び通信イン
ターフェイス1005への外部からの指令を到着を待つ。

【００５９】以上のような一連の処理を行うことによっ
て、（実施の形態１）と同様にメインメモリ1003にはＡ
Ｖインターフェイスから出力されることになるデータを
格納することなくデータ伝送を行うことができる。従っ
てそのデータの転送速度はメインメモリ1003への書き込
みおよび読みだし速度によって制約を受けない。

【００６０】さらに、ＡＶデータメモリ501は２つのポ
ートを持つため、ＡＶデータメモリ501に対するデータ
の書き換え処理707と、ＡＶインターフェイス1008の読
みだしはオーバーラップして行うことが可能であり、こ
のことは、ディスク装置1006から読み出されたデータを
より短い時間遅れでもってＡＶインターフェイス1008か
ら出力することができるので、同時に扱うことのできる
データ伝送数をさらに向上することができる。

【００６１】なお、（実施の形態２）において示したよ
うに、図５において通信インターフェイス1005内にＢＭ
回路を備えたものとし、図７におけるデータの書き換え
処理707を通信インターフェイス1005によって行う構成
も可能である。この場合、（実施の形態２）において得
られた効果をも得ることが可能である。

【００６２】（実施の形態４）図８は（実施の形態４）
における本発明のデータ伝送装置のブロック図である。
図８において上述の実施の形態と同じ機能を果たす構成
要素については同じ番号を付し、説明を省略する。

【００６３】（実施の形態４）と（実施の形態１）との
相違点は、（実施の形態４）においては、図８に示すよ
うに、ディスクインターフェイス1007およびＡＶインタ
ーフェイス1008が発生した割り込み信号を振り分けるセ
レクタ801と、セレクタ801からの割り込み信号を受け止
める第２の割り込みコントローラ802があり、通信イン
ターフェイス803には、第２の割り込みコントローラ802
からの割り込み信号を受けると同時に、ＣＰＵ1001とは
独立に内蔵されたプログラムに基づいて働くマイクロコ
ンピュータ回路(以下ＭＣ回路と記す)804と、バスマス
タ回路(以下ＢＭ回路と記す)を内蔵していることであ
る。

【００６４】以上のように構成されたデータ伝送装置に
ついて以下その動作を説明する。図９は、図８のデータ
伝送装置の動作を示すフローチャートである。（実施の
形態４）のデータ伝送装置ではプログラムに基づいて処
理を行う構成要素が、ＣＰＵ1001と通信インターフェイ
ス803内のＭＣ回路804の２つある。図９(Ａ)はＣＰＵ10
01のフローチャート、図９（Ｂ）はＭＣ回路804のフロ
ーチャートである。

【００６５】まず、図９(Ａ)のＣＰＵのフローチャート
についてついて説明する。処理901では、バス1002上の
各インターフェイスの初期化を行う。ＡＶデータメモリ
101に対しては、そのアドレスは、ＡＶデータメモリ101
内のレジスタの設定値によって自由に再配置できるよう
になっているので、ＣＰＵ1001はメインメモリ1003とア
ドレスが重複しないアドレス位置にＡＶデータメモリの
アドレスを設定する。

【００６６】処理902では、処理901において設定したＡ
Ｖデータメモリ101のアドレス、ディスクインターフェ
イス1007に対してデータの読みだしおよび書き込みに必
要な指令を与えるためのレジスタ類のアドレス、ＡＶイ
ンターフェイス1008に対してデータの読みだしおよび書
き込みに必要な指令を与えるためのレジスタ類のアドレ
スを通信インターフェイス1005に対して通知する。

【００６７】処理903では、セレクタ801に対して、ディ
スクインターフェイス1007と、ＡＶインターフェイス10
08からの割り込み信号を、第２の割り込みコントローラ
802に送るように指令を行う。これにより、ディスクイ
ンターフェイス1007と、ＡＶインターフェイス1008がそ
の指令された処理の完了時に発生する割り込み信号はＣ
ＰＵ1001ではなく、第２の割り込みコントローラ802を
経由して、通信インターフェイス803に伝えられること
になる。

【００６８】処理904では、通信インターフェイス803か
らの割り込みを待つ。割り込み信号が到着したら、処理
905に移る。

【００６９】処理905では、通信インターフェイス803内
のレジスタを読み取ることによって通信インターフェイ
ス803からの問い合わせ内容を認識する。問い合わせ内
容に応じて再生すべきデータがディスク装置1006のどの
位置にあるかを算出すると同時に、ＡＶデータメモリ10
1のどのアドレスにそのデータを書き込むかを決定す
る。そしてそれを通信インターフェイス803内のレジス
タに書き込むことによって通信インターフェイス803に
対して通知する。処理が終れば、再び処理904に戻って
通信インターフェイス803からの割り込みを待つ。

【００７０】次に、図９(Ｂ)のＭＣ回路のフローチャー
トについてついて説明する。処理906では、通信インタ
ーフェイス803に対する外部からの指令の到着を待つ。
指令が到来すれば処理907に移り、通信インターフェイ
スに到着した再生の指令を読み取る。

【００７１】処理908では、再生すべきデータがディス
ク装置1006のどの位置にあるかという情報と、ディスク
装置1006から読み出したデータをＡＶデータメモリ101
のどのアドレスに書き込むかという情報をＣＰＵ1001対
して問い合わせる。そのために通信インターフェイス80
3はその内部のレジスタに問い合わせ内容を準備し、そ
の後で割り込み信号を発生する。割り込み信号は第１の
割り込みコントローラ1010を経由してＣＰＵ1001に伝え
られる。

【００７２】処理909では、ＣＰＵ1001からの回答を待
つ。回答が通知されれば処理910へ移る。

【００７３】処理910では、ディスクインターフェイス1
007に対して、処理908で得られた結果に基づいてディス
ク装置1006からの読み出しの指令を行う。

【００７４】処理911では、ディスクインターフェイス1
007が、ディスク装置1006からデータを読みだし、ＡＶ
データメモリ101の所定のアドレスに書き込むという作
業を終え、割り込み信号を発生するのを待つ。割り込み
信号が発生したら処理912に移る。

【００７５】処理912では、通信インターフェイス803が
図９(Ａ)の処理901において通知された内容に基づき、
再生するにあたって書き換えが必要な部分について、書
き換え処理を行う。

【００７６】処理913では、ＡＶインターフェイス1008
に対して、ＡＶデータメモリ101からデータを読みだ
し、外部のデータ送受信装置1009に出力するように指令
を行う。

【００７７】処理914では、ＡＶインターフェイス1008
が、ＡＶデータメモリ101からデータを読みだし、デー
タ送受信装置1009にデータを出力するのを待つ。完了す
れば処理906に戻り、再び通信インターフェイス1005へ
の外部からの指令を到着を待つ。

【００７８】以上のような一連の処理を行うことによっ
て、（実施の形態１）と同様にメインメモリ1003にはＡ
Ｖインターフェイスから出力されることになるデータを
格納することなくデータ伝送を行うことができる。従っ
てそのデータの転送速度はメインメモリ1003への書き込
みおよび読みだし速度によって制約を受けない。さら
に、データそのものを伝送するのに関わる処理は一切が
通信インターフェイス1005によってなされるので、ＣＰ
Ｕ1001の能力を専ら、ディスク装置1006上にどのように
データが配置すべきかというファイルシステム管理の処
理に振り向けることが可能となる。これによりディスク
装置1006へのアクセスをより最適化することができ、同
時に扱うことのできるデータ伝送数を向上することがで
きる。

【００７９】

【発明の効果】以上のように本発明によれば、既存のコ
ンピュータの構造のボトルネック部分を解消すること
で、既存のコンピュータの構造をそのまま利用しなが
ら、より大きな性能向上が可能である。

【図面の簡単な説明】

【図１】本発明の（実施の形態１）におけるデータ伝送
装置のブロック図

【図２】本発明の（実施の形態１）における動作の流れ
をを示すフローチャート

【図３】本発明の（実施の形態２）におけるデータ伝送
装置のブロック図

【図４】本発明の（実施の形態２）における動作の流れ
をを示すフローチャート

【図５】本発明の（実施の形態３）によるデータ伝送装
置のブロック図

【図６】ＡＶデータメモリ割り込み発生回路のブロック
図

【図７】本発明の（実施の形態３）による動作の流れを
を示すフローチャート

【図８】本発明の（実施の形態４）によるデータ伝送装
置のブロック図

【図９】本発明の（実施の形態４）による動作の流れを
を示すフローチャート

【図１０】従来例によるデータ伝送装置のブロック図

【符号の説明】 101 ＡＶデータメモリ 301 バスマスタ回路 501 ＡＶデータメモリ 502 ＡＶデータメモリ割り込み発生回路 601 アドレスデコーダ 602 プリセットレジスタ 603 アドレス比較器 801 セレクタ 802 第２の割り込みコントローラ 803 通信インターフェイス 804 マイクロコンピュータ回路 1001 ＣＰＵ 1002 バス 1003 メインメモリ 1004 バスインターフェイス 1005 通信インターフェイス 1006 ディスク装置 1007 ディスクインターフェイス 1008 ＡＶインターフェイス 1009 データ送受信装置 1010 割り込みコントローラ

───────────────────────────────────────────────────── フロントページの続き (72)発明者 森岡 芳宏 大阪府門真市大字門真1006番地 松下電器 産業株式会社内

Claims (4)

【特許請求の範囲】
1. 【請求項１】少なくとも１以上のＣＰＵと、前記ＣＰＵ
   によって実行される命令語と前記ＣＰＵによって処理さ
   れるデータを格納するメインメモリと、複数の周辺イン
   ターフェイス間でデータのやりとりを行うためのバス
   と、前記ＣＰＵと前記メインメモリと前記バスの間のイ
   ンターフェイスを行うバスインターフェースとを備えた
   データ伝送装置であって、前記バスに接続され外部から
   のデータ伝送指令を受ける通信インターフェイスと、デ
   ータを記録再生するディスク装置と、前記ディスク装置
   と前記バスとをインターフェイスするディスクインター
   フェイスと、外部のデータ送受信装置と前記バスをイン
   ターフェイスするＡＶインターフェイスと、前記バスに
   直接接続され前記バスインターフェイスならびに前記デ
   ィスクインターフェイスならびに前記ＡＶインターフェ
   イスからデータを書き込みおよび読みだしを行われるＡ
   Ｖデータメモリと、前記通信インターフェイスと前記デ
   ィスクインターフェイスと前記ＡＶインターフェイスか
   ら発せられる割り込み要求信号を受け前記ＣＰＵに伝達
   する割り込みコントローラを備え、前記ＡＶインターフ
   ェイスから前記ディスクインターフェイスを経由して前
   記ディスクにデータが入出力される際に、データが前記
   メインメモリには格納されることなく前記ＡＶデータメ
   モリを介して行われ、前記ＡＶデータメモリ内に格納さ
   れたデータの修正動作が前記ＣＰＵによって行われるこ
   とを特徴とするデータ伝送装置。
2. 【請求項２】少なくとも１以上のＣＰＵと、前記ＣＰＵ
   によって実行される命令語と前記ＣＰＵによって処理さ
   れるデータを格納するメインメモリと、複数の周辺イン
   ターフェイス間でデータのやりとりを行うためのバス
   と、前記ＣＰＵと前記メインメモリと前記バスの間のイ
   ンターフェイスを行うバスインターフェースとを備えた
   データ伝送装置であって、前記バスに接続され外部から
   のデータ伝送指令を受ける通信インターフェイスと、デ
   ータを記録再生するディスク装置と、前記ディスク装置
   と前記バスとをインターフェイスするディスクインター
   フェイスと、外部のデータ送受信装置と前記バスをイン
   ターフェイスするＡＶインターフェイスと、前記バスに
   直接接続され前記バスインターフェイスならびに前記デ
   ィスクインターフェイスならびに前記ＡＶインターフェ
   イスからデータを書き込みおよび読みだしを行われるＡ
   Ｖデータメモリと、前記通信インターフェイスと前記デ
   ィスクインターフェイスと前記ＡＶインターフェイスか
   ら発せられる割り込み要求信号を受け前記ＣＰＵに伝達
   する割り込みコントローラを備え、前記ＡＶインターフ
   ェイスから前記ディスクインターフェイスを経由して前
   記ディスクにデータが入出力される際に、データが前記
   メインメモリには格納されることなく前記ＡＶデータメ
   モリを介して行われ、前記ＡＶデータメモリ内に格納さ
   れたデータの修正動作が前記通信インターフェイスによ
   って行われることを特徴とするデータ伝送装置。
3. 【請求項３】少なくとも１以上のＣＰＵと、前記ＣＰＵ
   によって実行される命令語と前記ＣＰＵによって処理さ
   れるデータを格納するメインメモリと、複数の周辺イン
   ターフェイス間でデータのやりとりを行うためのバス
   と、前記ＣＰＵと前記メインメモリと前記バスの間のイ
   ンターフェイスを行うバスインターフェースとを備えた
   データ伝送装置であって、前記バスに接続され外部から
   のデータ伝送指令を受ける通信インターフェイスと、デ
   ータを記録再生するディスク装置と、前記ディスク装置
   と前記バスとをインターフェイスするディスクインター
   フェイスと、外部のデータ送受信装置とインターフェイ
   スするＡＶインターフェイスと、２つのポートを持ち一
   方のポートは前記バスに直接接続され前記バスインター
   フェイスならびに前記ディスクインターフェイスからデ
   ータの書き込みおよび読みだしを行われ、もう一方のポ
   ートは前記ＡＶインターフェースからデータの書き込み
   および読みだしを行われるＡＶデータメモリと、前記Ａ
   Ｖデータメモリへの書き込みおよび読みだし状況を予め
   設定した条件と比較し条件成立時に割り込み信号を発生
   するＡＶデータメモリ割り込み発生手段と、前記通信イ
   ンターフェイスと前記ディスクインターフェイスと前記
   ＡＶデータメモリ割り込み発生手段から発せられる割り
   込み要求信号を受け前記ＣＰＵに伝達する割り込みコン
   トローラを備え、前記ＡＶインターフェイスからディス
   クにデータが入出力される際に、データが前記メインメ
   モリには格納されることなく前記ＡＶデータメモリを介
   して行われ前記ＡＶインターフェイスからの前記ＡＶデ
   ータメモリに対する書き込みならびに読みだしと前記デ
   ィスクインターフェイスからの前記ＡＶデータメモリに
   対する書き込みならびに読みだしとが独立して行われる
   ことを特徴とするデータ伝送装置。
4. 【請求項４】少なくとも１以上のＣＰＵと、前記ＣＰＵ
   によって実行される命令語と前記ＣＰＵによって処理さ
   れるデータを格納するメインメモリと、複数の周辺イン
   ターフェイス間でデータのやりとりを行うためのバス
   と、前記ＣＰＵと前記メインメモリと前記バスの間のイ
   ンターフェイスを行うバスインターフェースとを備えた
   データ伝送装置であって、前記バスに接続され外部から
   のデータ伝送指令を受ける通信インターフェイスと、デ
   ータを記録再生するディスク装置と、前記ディスク装置
   と前記バスとをインターフェイスするディスクインター
   フェイスと、外部のデータ送受信装置と前記バスをイン
   ターフェイスするＡＶインターフェイスと、前記バスに
   直接接続され前記バスインターフェイスならびに前記デ
   ィスクインターフェイスならびに前記ＡＶインターフェ
   イスからデータを書き込みならびに読みだしを行われる
   ＡＶデータメモリと、前記通信インターフェイスと前記
   ディスクインターフェイスと前記ＡＶインターフェイス
   から発せられる割り込み要求信号を受け前記ＣＰＵに伝
   達する第１の割り込みコントローラと、前記ディスクイ
   ンターフェイスと前記ＡＶインターフェイスから発せら
   れる割り込み要求信号を受け前記通信インターフェイス
   に伝達する第２の割り込みコントローラと、前記ディス
   クインターフェイスと前記ＡＶインターフェイスから発
   せられる割り込み要求信号を前記第１の割り込みコント
   ローラあるいは前記第２の割り込みコントローラに振り
   分ける割り込み信号選択手段とを備え、前記ＡＶインタ
   ーフェイスから前記ディスクインターフェイスを経由し
   て前記ディスクにデータが入出力される際に、データが
   前記メインメモリには格納されることなく前記ＡＶデー
   タメモリを介して行われ、前記ディスクインターフェイ
   スと前記ＡＶインターフェイスに対するデータの書き込
   みおよび読みだしの指令が前記通信インターフェイスに
   よって行われることを特徴とするデータ伝送装置。