JPH1197436A - 半導体集積回路のパッシベーション層形成方法 - Google Patents
半導体集積回路のパッシベーション層形成方法Info
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- JPH1197436A JPH1197436A JP10130369A JP13036998A JPH1197436A JP H1197436 A JPH1197436 A JP H1197436A JP 10130369 A JP10130369 A JP 10130369A JP 13036998 A JP13036998 A JP 13036998A JP H1197436 A JPH1197436 A JP H1197436A
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- passivation layer
- forming
- integrated circuit
- semiconductor integrated
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W74/00—Encapsulations, e.g. protective coatings
- H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
- H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
- H10W74/137—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being directly on the semiconductor body
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- Formation Of Insulating Films (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Abstract
(57)【要約】
【課題】 低誘電物質であるＨＳＱをパッシベーション
層に使用してクラックの発生を抑制し、乾式蝕刻時パタ
ーン変形を抑制して、優秀な平坦度を持つ半導体集積回
路のパッシベーション層形成方法を提供する。 【解決手段】 炭素成分を含まないし、高温で流動性に
よりそれ自体で平坦化特性があるＨＳＱを利用しパッシ
ベーション層を外部不純物浸透を防止する役割をする窒
化膜またはオキシナイトライド膜で構成された最終保護
膜の下に形成する。これにより、段差塗布性を改善でき
る。
層に使用してクラックの発生を抑制し、乾式蝕刻時パタ
ーン変形を抑制して、優秀な平坦度を持つ半導体集積回
路のパッシベーション層形成方法を提供する。 【解決手段】 炭素成分を含まないし、高温で流動性に
よりそれ自体で平坦化特性があるＨＳＱを利用しパッシ
ベーション層を外部不純物浸透を防止する役割をする窒
化膜またはオキシナイトライド膜で構成された最終保護
膜の下に形成する。これにより、段差塗布性を改善でき
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体集積回路の製
造方法に係り、さらに詳細には半導体集積回路の金属配
線上に最終保護膜の役割をするパッシベーション層の形
成方法に関する。
造方法に係り、さらに詳細には半導体集積回路の金属配
線上に最終保護膜の役割をするパッシベーション層の形
成方法に関する。
【０００２】
【従来の技術】パッシベーション層は半導体集積回路の
金属配線上に形成する最終保護膜で、パッケージング工
程で発生するチップ表面のスクラッチや異物汚染を防止
する役割をする。このようなパッシベーション層は、半
導体集積回路を外部湿気のような環境的要因から集積回
路を保護する手段になる。一般的に、パッシベーション
層は各種酸化膜と窒化膜の組合で形成する。
金属配線上に形成する最終保護膜で、パッケージング工
程で発生するチップ表面のスクラッチや異物汚染を防止
する役割をする。このようなパッシベーション層は、半
導体集積回路を外部湿気のような環境的要因から集積回
路を保護する手段になる。一般的に、パッシベーション
層は各種酸化膜と窒化膜の組合で形成する。
【０００３】しかし、最近半導体集積回路が高集積化さ
れるによって、金属配線パターン間のピッチが益々小さ
くなる趨勢である。この時、金属配線パターン間で発生
する寄生キャパシタンスＣは、
れるによって、金属配線パターン間のピッチが益々小さ
くなる趨勢である。この時、金属配線パターン間で発生
する寄生キャパシタンスＣは、
【０００４】
【外１】
【０００５】である。すなわち、寄生キャパシタンスは
金属配線パターン間の間隔ｄに反比例し、金属配線パタ
ーン間を充填する絶縁膜、すなわちパッシベーション層
の誘電率に比例する。したがって、金属配線パターン間
の間隔が狭くなる場合には相対的に寄生キャパシタンス
が大きくなる。また寄生キャパシタンスが大きくなる問
題を最小化するためには、パッシベーション層を低誘電
物質層で形成することが半導体集積回路の製造において
重要な課題である。
金属配線パターン間の間隔ｄに反比例し、金属配線パタ
ーン間を充填する絶縁膜、すなわちパッシベーション層
の誘電率に比例する。したがって、金属配線パターン間
の間隔が狭くなる場合には相対的に寄生キャパシタンス
が大きくなる。また寄生キャパシタンスが大きくなる問
題を最小化するためには、パッシベーション層を低誘電
物質層で形成することが半導体集積回路の製造において
重要な課題である。
【０００６】低誘電物質としてＳＯＧ（Spin On Glas
s）またはテフロンを使用してパッシベーション層を形
成することによって、寄生キャパシタンスを減らす先行
技術が米国特許第５，４３８，０２２号（Title : Meth
od for using low dielectricconstant material in In
tegrate Circuit fabrication,Date:Aug.1.1995）に開
示されている。
s）またはテフロンを使用してパッシベーション層を形
成することによって、寄生キャパシタンスを減らす先行
技術が米国特許第５，４３８，０２２号（Title : Meth
od for using low dielectricconstant material in In
tegrate Circuit fabrication,Date:Aug.1.1995）に開
示されている。
【０００７】しかし、ＳＯＧをパッシベーション層に使
用した場合には、パッシベーション膜質内に炭素成分が
含まれるので、温度が６００℃に至ればパッシベーショ
ン層でクラックが発生する問題点がある。このようなパ
ッシベーション層表面に形成されたクラックは外部湿気
を効果的に遮断できない。したがって、この部分を通じ
て漏れ電流が発生することによって、半導体素子の寿命
を短縮し信頼性を落とす原因になる。
用した場合には、パッシベーション膜質内に炭素成分が
含まれるので、温度が６００℃に至ればパッシベーショ
ン層でクラックが発生する問題点がある。このようなパ
ッシベーション層表面に形成されたクラックは外部湿気
を効果的に遮断できない。したがって、この部分を通じ
て漏れ電流が発生することによって、半導体素子の寿命
を短縮し信頼性を落とす原因になる。
【０００８】次に、テフロンをパッシベーション層とし
て利用した場合にも、テフロン膜質内に炭素成分が含ま
れることによって、４００℃以下の低い温度範囲でクラ
ックが発生する問題点がある。また、後続する蝕刻工
程、例えばボンドパッドを限定（define）するための乾
式蝕刻において膜質が容易に侵害を受ける問題点があ
る。さらに、乾式蝕刻に使われたフォトレジストを取り
除くためのアシング工程（ashing process）で、テフロ
ン膜質内の炭素とアシング工程で使われる酸素プラズマ
内の酸素とが結合してパターン変形を誘発する問題点が
ある。
て利用した場合にも、テフロン膜質内に炭素成分が含ま
れることによって、４００℃以下の低い温度範囲でクラ
ックが発生する問題点がある。また、後続する蝕刻工
程、例えばボンドパッドを限定（define）するための乾
式蝕刻において膜質が容易に侵害を受ける問題点があ
る。さらに、乾式蝕刻に使われたフォトレジストを取り
除くためのアシング工程（ashing process）で、テフロ
ン膜質内の炭素とアシング工程で使われる酸素プラズマ
内の酸素とが結合してパターン変形を誘発する問題点が
ある。
【０００９】
【発明が解決しようとする課題】本発明がなそうとする
技術的課題は、クラック発生を抑制し、乾式蝕刻工程で
パターン変形を抑制して、積層時に平坦度が改善された
特性を持つ流動性酸化膜の一種であるＨＳＱ（Hydrogen
Silses Quioxane）をパッシベーション層に使用して寄
生キャパシタンスを減らすことができる半導体集積回路
のパッシベーション層形成方法を提供することにある。
技術的課題は、クラック発生を抑制し、乾式蝕刻工程で
パターン変形を抑制して、積層時に平坦度が改善された
特性を持つ流動性酸化膜の一種であるＨＳＱ（Hydrogen
Silses Quioxane）をパッシベーション層に使用して寄
生キャパシタンスを減らすことができる半導体集積回路
のパッシベーション層形成方法を提供することにある。
【００１０】
【課題を解決するための手段】前記技術的課題を達成す
るために本発明は、金属配線パターンが形成された半導
体基板に流動性酸化膜であるＨＳＱを使用して第１パッ
シベーション層を形成し、さらに、前記第１パッシベー
ション層上に外部不純物浸透防止用の第２パッシベーシ
ョン層を形成することを含むことを特徴とする半導体集
積回路のパッシベーション層形成方法を提供する。
るために本発明は、金属配線パターンが形成された半導
体基板に流動性酸化膜であるＨＳＱを使用して第１パッ
シベーション層を形成し、さらに、前記第１パッシベー
ション層上に外部不純物浸透防止用の第２パッシベーシ
ョン層を形成することを含むことを特徴とする半導体集
積回路のパッシベーション層形成方法を提供する。
【００１１】本発明の望ましい実施例によれば、前記半
導体基板に形成された金属配線パターンは最上部金属配
線パターンであり、前記第１パッシベーション層の厚さ
は１，０００〜１０，０００Åの範囲が好ましく、前記
第２パッシベーション層は窒化膜（ＳｉＮ）またはオキ
シナイトライド膜（ＳｉＯＮ）を使用して形成すること
が適する。
導体基板に形成された金属配線パターンは最上部金属配
線パターンであり、前記第１パッシベーション層の厚さ
は１，０００〜１０，０００Åの範囲が好ましく、前記
第２パッシベーション層は窒化膜（ＳｉＮ）またはオキ
シナイトライド膜（ＳｉＯＮ）を使用して形成すること
が適する。
【００１２】また、前記第１パッシベーション層を形成
した後、ソフトベイキング段階を追加することが適す
る。前記ソフトベイキングは前記第１パッシベーション
層が形成された半導体集積回路を８０〜１２０℃の温度
で１〜３分間ベイキングして、前記結果物を１５０〜２
５０℃の温度で１〜３分間ベイキングし、引続き２５０
〜４００℃の温度で１〜３分間ベイキングする工程を含
む。
した後、ソフトベイキング段階を追加することが適す
る。前記ソフトベイキングは前記第１パッシベーション
層が形成された半導体集積回路を８０〜１２０℃の温度
で１〜３分間ベイキングして、前記結果物を１５０〜２
５０℃の温度で１〜３分間ベイキングし、引続き２５０
〜４００℃の温度で１〜３分間ベイキングする工程を含
む。
【００１３】望ましくは、前記ソフトベイキングが終わ
った後、４００±１００℃の温度範囲で３０〜１２０分
間キュアリングする段階を追加することが適する。
った後、４００±１００℃の温度範囲で３０〜１２０分
間キュアリングする段階を追加することが適する。
【００１４】また、前記第１パッシベーション層を形成
する段階前に、ＰＥＣＶＤ（PlasamEnhanced Chemical
Vapor Deposition、薄膜蒸着法）酸化膜、リンがドーピ
ングされたシリコン酸化膜であるＰＳＧ（Phospho Sili
ca Glass）膜及びＡＰＣＶＤ（Atmospheric Pressure C
hemical Vapor Deposition、薄膜蒸着法）酸化膜中から
選択された一つを使用してパッシベーション層を形成す
る段階をさらに具備することが望ましい。
する段階前に、ＰＥＣＶＤ（PlasamEnhanced Chemical
Vapor Deposition、薄膜蒸着法）酸化膜、リンがドーピ
ングされたシリコン酸化膜であるＰＳＧ（Phospho Sili
ca Glass）膜及びＡＰＣＶＤ（Atmospheric Pressure C
hemical Vapor Deposition、薄膜蒸着法）酸化膜中から
選択された一つを使用してパッシベーション層を形成す
る段階をさらに具備することが望ましい。
【００１５】
【発明の実施の形態】以下、添付された図面を参照して
本発明の望ましい実施例を詳細に説明する。
本発明の望ましい実施例を詳細に説明する。
【００１６】本明細書で述べるソフトベイキングまたは
キュアリングは最も広い意味で使われており、特定温度
と時間のみを限定する意味ではない。本発明の望ましい
実施例においては例示的に特定温度と時間を限定たが、
これは温度と時間の関係を考慮して変形しても関係な
い。したがって、下の望ましい実施例に記載した内容は
例示であり限定する意味ではない。
キュアリングは最も広い意味で使われており、特定温度
と時間のみを限定する意味ではない。本発明の望ましい
実施例においては例示的に特定温度と時間を限定たが、
これは温度と時間の関係を考慮して変形しても関係な
い。したがって、下の望ましい実施例に記載した内容は
例示であり限定する意味ではない。
【００１７】なお、各図面において同一符号は同一部
材、部分を示す。
材、部分を示す。
【００１８】実施例１ 図１及び図２は本発明の実施例１による半導体集積回路
のパッシベーション層形成方法を説明するために示した
断面図である。
のパッシベーション層形成方法を説明するために示した
断面図である。
【００１９】図１を参照すれば、最上部にある金属配線
パターン１０２が形成された半導体基板１００に、流動
性酸化膜系統のＨＳＱを１，０００〜１０，０００Åの
厚さで積層して第１パッシベーション層１０４を形成す
る。半導体集積回路のパッシベーション層において、寄
生キャパシタンスは金属配線パターン１０２間の間隔に
反比例し、パッシベーション層を形成する絶縁膜の誘電
率に比例する。したがって、寄生キャパシタンスを減少
させるために、低誘電率を持つ絶縁膜を使用することが
重要である。本発明では、誘電率が３程度の低誘電特性
を持つＨＳＱを使用してパッシベーション層を形成する
ことによって金属配線パターン１０２間に発生する寄生
キャパシタンスを減らす。また、ＨＳＱは炭素成分を持
たない膜質であるゆえに、クラックの発生が７００℃以
上で生じる。したがって、６００℃や４００℃以上の温
度でクラックを生成する従来のＳＯＧやテフロンに比べ
て、クラックの発生を抑制できる。このようなクラック
欠陥が発生する問題を減らすことは、半導体素子の信頼
度や寿命でも有利な長所がある。
パターン１０２が形成された半導体基板１００に、流動
性酸化膜系統のＨＳＱを１，０００〜１０，０００Åの
厚さで積層して第１パッシベーション層１０４を形成す
る。半導体集積回路のパッシベーション層において、寄
生キャパシタンスは金属配線パターン１０２間の間隔に
反比例し、パッシベーション層を形成する絶縁膜の誘電
率に比例する。したがって、寄生キャパシタンスを減少
させるために、低誘電率を持つ絶縁膜を使用することが
重要である。本発明では、誘電率が３程度の低誘電特性
を持つＨＳＱを使用してパッシベーション層を形成する
ことによって金属配線パターン１０２間に発生する寄生
キャパシタンスを減らす。また、ＨＳＱは炭素成分を持
たない膜質であるゆえに、クラックの発生が７００℃以
上で生じる。したがって、６００℃や４００℃以上の温
度でクラックを生成する従来のＳＯＧやテフロンに比べ
て、クラックの発生を抑制できる。このようなクラック
欠陥が発生する問題を減らすことは、半導体素子の信頼
度や寿命でも有利な長所がある。
【００２０】図２を参照すれば、前記ＨＳＱを使用した
第１パッシベーション層１０４が形成された結果物に、
窒化膜（ＳｉＮ）またはオキシナイトライド膜（ＳｉＯ
Ｎ）を使用して第２パッシベーション層１０６を形成す
る。このような第２パッシベーション層１０６は外部不
純物浸透防止役割を有しており、ＰＥＣＶＤ方式で形成
できる。ここで、前記第２パッシベーション層１０６を
形成する前に、液体状態のＨＳＱで構成された第１パッ
シベーション層１０４を固化させるソフトベイキングと
キュアリング段階をさらに施すことが適する。前記ソフ
トベイキングは第１パッシベーション層１０４が形成さ
れた半導体集積回路を８０〜１２０℃の温度で１〜３分
間１次ベイキングし、前記結果物（１次ベイキングが行
われたもの）を１５０〜２５０℃の温度で１〜３分間２
次ベイキングした後、最後に前記結果物（２次ベイキン
グが行われたもの）を２５０〜４００℃の温度で１〜３
分間ベイキングする工程を含む。また、前記キュアリン
グはホットプレートオーブンで４００±１００℃の温度
範囲で３０〜１２０分間キュアリングを施すことが適す
る。この時、ＨＳＱで構成された第１パッシベーション
層１０４は一定温度に至れば流動性を持ってそれ自体で
（of itself）平坦化される特性があるために、既存の
ＳＯＧと比較して、さらに優秀な第１パッシベーション
層１０４の平坦度を得ることができる。このような第１
パッシベーション層の平坦化は段差塗布性を向上させ
て、ピンホールやクラックのように半導体集積回路の信
頼性を阻害したり、寿命を短縮させる欠陥を防止できる
手段になる。
第１パッシベーション層１０４が形成された結果物に、
窒化膜（ＳｉＮ）またはオキシナイトライド膜（ＳｉＯ
Ｎ）を使用して第２パッシベーション層１０６を形成す
る。このような第２パッシベーション層１０６は外部不
純物浸透防止役割を有しており、ＰＥＣＶＤ方式で形成
できる。ここで、前記第２パッシベーション層１０６を
形成する前に、液体状態のＨＳＱで構成された第１パッ
シベーション層１０４を固化させるソフトベイキングと
キュアリング段階をさらに施すことが適する。前記ソフ
トベイキングは第１パッシベーション層１０４が形成さ
れた半導体集積回路を８０〜１２０℃の温度で１〜３分
間１次ベイキングし、前記結果物（１次ベイキングが行
われたもの）を１５０〜２５０℃の温度で１〜３分間２
次ベイキングした後、最後に前記結果物（２次ベイキン
グが行われたもの）を２５０〜４００℃の温度で１〜３
分間ベイキングする工程を含む。また、前記キュアリン
グはホットプレートオーブンで４００±１００℃の温度
範囲で３０〜１２０分間キュアリングを施すことが適す
る。この時、ＨＳＱで構成された第１パッシベーション
層１０４は一定温度に至れば流動性を持ってそれ自体で
（of itself）平坦化される特性があるために、既存の
ＳＯＧと比較して、さらに優秀な第１パッシベーション
層１０４の平坦度を得ることができる。このような第１
パッシベーション層の平坦化は段差塗布性を向上させ
て、ピンホールやクラックのように半導体集積回路の信
頼性を阻害したり、寿命を短縮させる欠陥を防止できる
手段になる。
【００２１】実施例２ 図３ないし図５は本発明の実施例２にともなう半導体集
積回路のパッシベーション層形成方法を説明するために
示した断面図である。
積回路のパッシベーション層形成方法を説明するために
示した断面図である。
【００２２】ここで、本発明による実施例２は酸化膜系
列でなる第１パッシベーション層を１次積層した後、本
発明にともなう流動性酸化膜の一種であるＨＳＱ層を形
成する方法である。その他、残りの工程は実施例１で説
明した部分と重複するため、重複部分は説明を省略す
る。
列でなる第１パッシベーション層を１次積層した後、本
発明にともなう流動性酸化膜の一種であるＨＳＱ層を形
成する方法である。その他、残りの工程は実施例１で説
明した部分と重複するため、重複部分は説明を省略す
る。
【００２３】図３を参照すれば、最上部の金属配線パタ
ーン２０２が形成された半導体基板２００に第１パッシ
ベーション層２０４を積層する。このような第１パッシ
ベーション層は、ＰＥＣＶＤ酸化膜、ＰＳＧ及びＡＰＣ
ＶＤ酸化膜中から選択された一つを使用して形成するこ
とが適する。
ーン２０２が形成された半導体基板２００に第１パッシ
ベーション層２０４を積層する。このような第１パッシ
ベーション層は、ＰＥＣＶＤ酸化膜、ＰＳＧ及びＡＰＣ
ＶＤ酸化膜中から選択された一つを使用して形成するこ
とが適する。
【００２４】図４を参照すれば、前記第１パッシベーシ
ョン層２０４が積層された半導体基板に、流動性酸化膜
の一種であるＨＳＱを利用して第２パッシベーション層
２０６を１，０００〜１０，０００Åの厚さで形成す
る。続いて、前記第２パッシベーション層２０６が形成
された半導体集積回路を８０〜１２０℃の温度で１〜３
分間１次ベイキングし、前記結果物を１５０〜２５０℃
の温度で１〜３分間２次ベイキングした後、最後に前記
結果物を２５０〜４００℃の温度で１〜３分間ベイキン
グする順序でソフトベイキングを進行する。最後に、前
記ソフトベイキングが進行された結果物をホットプレー
トオーブンで４００±１００℃の温度範囲で３０〜１２
０分間キュアリングする。この時、ＨＳＱで形成した第
２パッシベーション層２０６は、一定温度に至れば流動
性を持つゆえにそれ自体で平坦化がなされる。
ョン層２０４が積層された半導体基板に、流動性酸化膜
の一種であるＨＳＱを利用して第２パッシベーション層
２０６を１，０００〜１０，０００Åの厚さで形成す
る。続いて、前記第２パッシベーション層２０６が形成
された半導体集積回路を８０〜１２０℃の温度で１〜３
分間１次ベイキングし、前記結果物を１５０〜２５０℃
の温度で１〜３分間２次ベイキングした後、最後に前記
結果物を２５０〜４００℃の温度で１〜３分間ベイキン
グする順序でソフトベイキングを進行する。最後に、前
記ソフトベイキングが進行された結果物をホットプレー
トオーブンで４００±１００℃の温度範囲で３０〜１２
０分間キュアリングする。この時、ＨＳＱで形成した第
２パッシベーション層２０６は、一定温度に至れば流動
性を持つゆえにそれ自体で平坦化がなされる。
【００２５】図５を参照すれば、前記キュアリングが進
行した第２パッシベーション層２０６上に、外部の不純
物浸透を防止する役割をする第３パッシベーション層２
０８が形成される。このような第３パッシベーション層
２０８は、窒化膜（ＳｉＮ）またはオキシナイトライド
（ＳｉＯＮ）膜で形成する。
行した第２パッシベーション層２０６上に、外部の不純
物浸透を防止する役割をする第３パッシベーション層２
０８が形成される。このような第３パッシベーション層
２０８は、窒化膜（ＳｉＮ）またはオキシナイトライド
（ＳｉＯＮ）膜で形成する。
【００２６】実験例 図６は本発明によるＨＳＱをパッシベーション層に適用
した時の寄生キャパシタンス値を説明するために示した
グラフである。
した時の寄生キャパシタンス値を説明するために示した
グラフである。
【００２７】図６は、３種形態で形成したパッシベーシ
ョン層を持つサンプルを利用して寄生キャパシタンスを
測定した結果を示すグラフである。第１サンプル２１０
は最上部金属配線パターンが０．３７μｍの間隔で形成
された半導体基板にＰＥＣＶＤ酸化膜を５００Å厚さに
積層し、ＵＳＧ（Undoped Silicate Glass）層を５，０
００Å積層してパッシベーション層を形成した場合であ
り、第２サンプル２２０は第１サンプルと同一な条件で
形成された金属配線パターン上にＰＥＣＶＤによるＴＥ
ＯＳ（Tetra Ethyl Otho Silicate）膜を２，０００Å
積層した後、本発明にともなうＨＳＱ層を４，０００Å
積層してパッシベーション層を形成した場合である。最
後に、第３サンプル２３０は、前記第１サンプルと同一
な条件で形成した金属配線パターンがある半導体基板
に、本発明によるＨＳＱ層のみを４，０００Å積層して
パッシベーション層を形成した場合である。
ョン層を持つサンプルを利用して寄生キャパシタンスを
測定した結果を示すグラフである。第１サンプル２１０
は最上部金属配線パターンが０．３７μｍの間隔で形成
された半導体基板にＰＥＣＶＤ酸化膜を５００Å厚さに
積層し、ＵＳＧ（Undoped Silicate Glass）層を５，０
００Å積層してパッシベーション層を形成した場合であ
り、第２サンプル２２０は第１サンプルと同一な条件で
形成された金属配線パターン上にＰＥＣＶＤによるＴＥ
ＯＳ（Tetra Ethyl Otho Silicate）膜を２，０００Å
積層した後、本発明にともなうＨＳＱ層を４，０００Å
積層してパッシベーション層を形成した場合である。最
後に、第３サンプル２３０は、前記第１サンプルと同一
な条件で形成した金属配線パターンがある半導体基板
に、本発明によるＨＳＱ層のみを４，０００Å積層して
パッシベーション層を形成した場合である。
【００２８】この時寄生キャパシタンスを測定した結
果、第１サンプルでは３５．２ｐＦ、第２サンプルでは
３４．７ｐＦ、第３サンプルでは３１．５ｐＦが各々測
定された。したがって、本発明によるＨＳＱ層をパッシ
ベーション層で適用した第２及び第３サンプルの場合に
おいて、ＵＳＧを使用してパッシベーション層を構成し
た第１サンプルの場合と比較し、それぞれ１％、１１％
の寄生キャパシタンスが減少する効果があることがわか
る。
果、第１サンプルでは３５．２ｐＦ、第２サンプルでは
３４．７ｐＦ、第３サンプルでは３１．５ｐＦが各々測
定された。したがって、本発明によるＨＳＱ層をパッシ
ベーション層で適用した第２及び第３サンプルの場合に
おいて、ＵＳＧを使用してパッシベーション層を構成し
た第１サンプルの場合と比較し、それぞれ１％、１１％
の寄生キャパシタンスが減少する効果があることがわか
る。
【００２９】
【発明の効果】したがって、前述した本発明によれば、
半導体集積回路のパッシベーション層として低誘電率を
持つＨＳＱを適用してクラックの発生を抑制して、
乾式蝕刻工程でパターンの変形を抑制して、パッシベ
ーション層の平坦度を高めて段差塗布性を改善できる。
半導体集積回路のパッシベーション層として低誘電率を
持つＨＳＱを適用してクラックの発生を抑制して、
乾式蝕刻工程でパターンの変形を抑制して、パッシベ
ーション層の平坦度を高めて段差塗布性を改善できる。
【００３０】本発明は前記した実施例に限定されなく、
本発明が属する技術的思想内で当分野の通常の知識を持
った者により多くの変形が可能なのは明白である。
本発明が属する技術的思想内で当分野の通常の知識を持
った者により多くの変形が可能なのは明白である。
【図１】本発明の実施例１による半導体集積回路の第１
パッシベーション層形成方法の一例を説明するために示
した断面図である。
パッシベーション層形成方法の一例を説明するために示
した断面図である。
【図２】本発明の実施例１による半導体集積回路の第２
パッシベーション層形成方法の一例を説明するために示
した断面図である。
パッシベーション層形成方法の一例を説明するために示
した断面図である。
【図３】本発明の実施例２による半導体集積回路の第１
パッシベーション層形成方法の一例を説明するために示
した断面図である。
パッシベーション層形成方法の一例を説明するために示
した断面図である。
【図４】本発明の実施例２による半導体集積回路の第２
パッシベーション層形成方法の一例を説明するために示
した断面図である。
パッシベーション層形成方法の一例を説明するために示
した断面図である。
【図５】本発明の実施例２による半導体集積回路の第３
パッシベーション層形成方法の一例を説明するために示
した断面図である。
パッシベーション層形成方法の一例を説明するために示
した断面図である。
【図６】本発明によるＨＳＱ層をパッシベーション層に
適用した時の寄生キャパシタンス値を説明するために示
したグラフである。
適用した時の寄生キャパシタンス値を説明するために示
したグラフである。
【符号の説明】 １００…半導体基板 １０２…金属配線パターン １０４…第１パッシベーション層
Claims (9)
- 【請求項１】 金属配線パターンが形成された半導体基
板に流動性酸化膜であるＨＳＱを使用して第１パッシベ
ーション層を形成する段階と、 前記第１パッシベーション層上に外部不純物浸透防止用
の第２パッシベーション層を形成する段階とを含むこと
を特徴とする半導体集積回路のパッシベーション層形成
方法。 - 【請求項２】 前記金属配線パターンは最上部に形成し
た金属配線パターンであることを特徴とする請求項１に
記載の半導体集積回路のパッシベーション層形成方法。 - 【請求項３】 前記第１パッシベーション層の厚さは
１，０００〜１０，０００Åの範囲で形成することを特
徴とする請求項１に記載の半導体集積回路のパッシベー
ション層形成方法。 - 【請求項４】 前記第１パッシベーション層を形成した
後にソフトベイキング段階をさらに具備することを特徴
とする請求項１に記載の半導体集積回路のパッシベーシ
ョン層形成方法。 - 【請求項５】 前記ソフトベイキングは、 前記第１パッシベーション層が形成された半導体集積回
路を８０〜１２０℃の温度で１〜３分間ベイキングする
段階と、 前記結果物を１５０〜２５０℃の温度で１〜３分間ベイ
キングする段階と、 前記結果物を２５０〜４００℃の温度で１〜３分間ベイ
キングする段階とを含むことを特徴とする請求項４に記
載の半導体集積回路のパッシベーション層形成方法。 - 【請求項６】 前記ソフトベイキングを進行した後にキ
ュアリングする段階をさらに具備することを特徴とする
請求項４に記載の半導体集積回路のパッシベーション層
形成方法。 - 【請求項７】 前記キュアリングは、前記ソフトベイキ
ングが完了した半導体集積回路を４００±１００℃の温
度範囲で３０〜１２０分の範囲でキュアリングすること
を特徴とする請求項６に記載の半導体集積回路のパッシ
ベーション層形成方法。 - 【請求項８】 前記第２パッシベーション層は窒化膜
（ＳｉＮ）またはオキシナイトライド膜（ＳｉＯＮ）を
使用して形成することを特徴とする請求項１に記載の半
導体集積回路のパッシベーション層形成方法。 - 【請求項９】 前記第１パッシベーション層を形成する
段階前に、ＰＥＣＶＤ酸化膜、ＰＳＧ膜及びＡＰＣＶＤ
酸化膜中から選択された一つを使用してパッシベーショ
ン層を形成する段階をさらに具備することを特徴とする
請求項１に記載の半導体集積回路のパッシベーション層
形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR97P47209 | 1997-09-12 | ||
| KR1019970047209A KR19990025544A (ko) | 1997-09-12 | 1997-09-12 | 반도체 집적 회로의 패시베이션층 형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1197436A true JPH1197436A (ja) | 1999-04-09 |
Family
ID=19521265
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10130369A Withdrawn JPH1197436A (ja) | 1997-09-12 | 1998-05-13 | 半導体集積回路のパッシベーション層形成方法 |
Country Status (2)
| Country | Link |
|---|---|
| JP (1) | JPH1197436A (ja) |
| KR (1) | KR19990025544A (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20020002732A (ko) * | 2000-06-30 | 2002-01-10 | 박종섭 | 반도체 소자의 절연막 형성 방법 |
| JP4236805B2 (ja) * | 2000-10-18 | 2009-03-11 | Ｎｅｃエレクトロニクス株式会社 | 半導体装置の製造方法および半導体装置 |
-
1997
- 1997-09-12 KR KR1019970047209A patent/KR19990025544A/ko not_active Withdrawn
-
1998
- 1998-05-13 JP JP10130369A patent/JPH1197436A/ja not_active Withdrawn
Also Published As
| Publication number | Publication date |
|---|---|
| KR19990025544A (ko) | 1999-04-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20041215 |
|
| A761 | Written withdrawal of application |
Free format text: JAPANESE INTERMEDIATE CODE: A761 Effective date: 20050111 |