JPS58101526A - Ｐｌｌ回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は高い周波数を出力するＰＬＬ　（Ｐｈａｓ・Ｌ
＊ｅｋ＠ｄ　Ｌｏｏｐ　）回路に関する。

従来のＰＬＬ回路はｖＣＯの出力を分局器によって位相
比較器に返しているため高周波数の出力を得る場合、高
速の分周器が必要となる。その友めこの部分での消費電
力が大きく、なるという欠点がある。

本発明の目的は上記分周器はもちろん、他の回路部の消
費電力も減少させて、回路全体の平均的な消費電力を低
減化したＰＬＬ回Ｍを提供することにある。

前記目的を達成するために本％明によるＰＬＬ回路は分
局器を介してｖＣＯの発振周波数を位相比較器に帰還さ
ゼる構成のＰＬＬ回路において、前記位相比較器の出力
に接続された低域ろａＳに、この低域ろ改器出力電圧ｔ
−紀憶する電圧記憶器を接続するとともに前記ｖＣＯの
入力電圧として罰紀電圧紀ｔｉＩｉ器出力か、低域ろ波
器出力のいずれかｔ−選択する切替スイッチを設け、か
つ前記ｖＣＯ以外のＩＩ［ｍ、全オンオフする電源スィ
ッチを設け、一定の周期でもって電圧記憶器出力選択、
電源オフと低域フィルタ出刃選択、電源オンの動作を繰
り返すように構成しである。

前記構成に工れば回路全体の平均消費電力を低減でき本
発明の目的を完全に達成することができる。

以下、図面を参照して本発明をさらに詳しく説明する。

凧ｌ幽は本発明によるＰＬＬ回路の一実施例を示す回路
ブロック図である。−において、基準発振ｉｉｉ：１．
位相検波器２．低域ろ波器３、ＶＣＯ５および分周器６
は＾周波出力ｔ−得る１本的なＰＬＬ回路部分である。

４はコンデンサ等が用いられる電圧記憶器、７はアナロ
グスイッチて構成される切替スイッチ、８は基準発掘器
１１位相検波器２．低域ろ波器３１分周器６の電ｋをオ
ンオフするスイッチである。９は切替スイッチ７の接点
の切替えと［８スイツチ８０オンオフを制御するタ１７
回路で、一定周期毎にそれぞれのスイッチの接点切替を
行なう。

各スイッチの切替のタイインクは図示の実線の位置から
破線の位置に切替える場合は切替スイッチが先行し、逆
に破線の位置から実−の位置に切替える場合に電源スィ
ッチが先行する。切替スイッチ７は一万が確実に接続さ
れてから他方のが切離される電子スイッチ等が用いられ
ている。切替スイッチ７の接点がＡになっているときは
目的の周波数にロックされている。タイマ出力によって
切替スイッチ７の接点Ｂに切替わり、続いて電源スィッ
チがオフとなるとＰＬＬ回路がロックされていたときの
電圧を記憶している電圧記憶器の出力電圧によってｖＣ
Ｏは動作を続けると同時にＶＣＯ５以外の回路の電源は
切断される。電圧記憶器４は受動素子構成であるため電
圧はそのまま保持され、したがってＶＣＯ５はロックさ
れていたときの周波数が保持される。しかしこのままで
は電圧記憶器４の記憶電圧は徐々に）ｒす、周波数がず
れるので、タイマによって一定時間後に再びすべての電
源が接続され、電圧記憶器４の電圧がリフレッシュされ
る。以上の電源オンオフを繰り返すことによって出力の
周波数を安定状態に保ったままで平均的な消費電力が減
少する。

以上、絆しく説明したように本発明によればＶＣＯ以外
の回路部は一定周期毎に電源をオフてきるので、従来回
路に比較し、大幅に平均的電力を低減化できる。

【図面の簡単な説明】

１１１１図は本発明によるＰＬＬ回路の一実施例を示す
回路ブロック図である。 ｌ・・・基準発Ｓ器　　　２・・・位相検波器３・・・
低域ろ波！４・・・電圧記憶器５・・・電圧制御発振器
　６・・・分周器７・・・切替スイッチ　　８・・・電
源スィッチ９・・・タイマ 特許出願人　日本電気株式会社 代虐人　弁理士　井ノロ　　　　壽

Claims (1)

【特許請求の範囲】
1. 分周器を介してｖＣＯの発振周波数を位相比較器に帰還
   させる構成のＰＬＬ回路において、前記位相比較器の出
   力に接続された低域ろ波器に、この低域ろａ滲出力電圧
   を記憶する電圧記憶器を接続するとともに前記ｖＣＯの
   入力ｔ８Ｅとして前記電圧記憶器出力か、低域ろ波器出
   力のいずれρ−ｔＳ択する切替スイッチを設け、かつ前
   記ｖＣＯ以外の電源全オンオフする電源スィッチを設け
   、−足の周期でもって電圧記憶器出力選択、電源オフと
   低域フィルタ出力選択、電源オンの動作を繰り返す工う
   に構成したことｔ−％微とするＰＬＬ回路。