JPS58105484A - メモリ制御装置 - Google Patents
メモリ制御装置Info
- Publication number
- JPS58105484A JPS58105484A JP56201601A JP20160181A JPS58105484A JP S58105484 A JPS58105484 A JP S58105484A JP 56201601 A JP56201601 A JP 56201601A JP 20160181 A JP20160181 A JP 20160181A JP S58105484 A JPS58105484 A JP S58105484A
- Authority
- JP
- Japan
- Prior art keywords
- memory
- processing device
- output data
- cycle
- refresh
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/406—Management or control of the refreshing or charge-regeneration cycles
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、メモリ装置をアクセスするメモリ制御装置に
係り、特にダイナミックメモリ素子を、メモリ装置に使
用した場合に好適なメモリ制御装置に関する。
係り、特にダイナミックメモリ素子を、メモリ装置に使
用した場合に好適なメモリ制御装置に関する。
適当な時間間隔で９７レツシ１が必要なダイナミックメ
モリを毎サイクルアクセスするメモリ装置（例えばマイ
クロプログラム用のメモリ装置）として使用した場合、
メモリ素子をリフレッシ島している時には求めるデータ
が１み出されてこないということが問題となる。
モリを毎サイクルアクセスするメモリ装置（例えばマイ
クロプログラム用のメモリ装置）として使用した場合、
メモリ素子をリフレッシ島している時には求めるデータ
が１み出されてこないということが問題となる。
従来技術はリフレッシ＆による影響を考慮しテ亨用バッ
フアメ毫りを設け、該バッファメモリに予めデータを先
き取シしておくととｋよυ問題解決してい友。
フアメ毫りを設け、該バッファメモリに予めデータを先
き取シしておくととｋよυ問題解決してい友。
この為、該バッファメモリおよび制御回路などのハード
が必要であった。
が必要であった。
本発明の目的は、専用バッファメモリを設ける事なく、
少量の変換回路を設ける事によ）。
少量の変換回路を設ける事によ）。
該問題を解決するメモリ制御装置を提供する事にある。
この発明の特徴とするところは、メモリ出力データが保
証出来なくなった時、出力データを特定パターンに変換
する回路を持ったメモリ制御装置にある。
証出来なくなった時、出力データを特定パターンに変換
する回路を持ったメモリ制御装置にある。
以下、本発明の一実施例を図によシ硯明する。
メモリ装置１はダイナミックメモリ素子を使用したメモ
リ装置であり、処理装置４で実行さ。
リ装置であり、処理装置４で実行さ。
れるマイクロプログラムが貯蔵されている。これけりフ
レッシーサイクルと称される時間にリフレッシ−される
。
レッシーサイクルと称される時間にリフレッシ−される
。
メモリアクセス制御回路２は処理装置ｉ１４からのマシ
ンサイクル信号７に同期して、リクエスト信号５を′１
′とし、メモリ装置１をアクセスする。
ンサイクル信号７に同期して、リクエスト信号５を′１
′とし、メモリ装置１をアクセスする。
メモリ装［１はリクエスト信号５が′１′となるとりフ
レッシェサイクルでなければエンド信号６を′１′にす
ると共にメモリ出力データ９を出力する。
レッシェサイクルでなければエンド信号６を′１′にす
ると共にメモリ出力データ９を出力する。
又、メモリ装置１はリフレッシエサイクルにリクエスト
信号５が′１′となった場合は、エンド信号′６１ンリ
フレッシュサイクルが終了するまで′１′としない。
信号５が′１′となった場合は、エンド信号′６１ンリ
フレッシュサイクルが終了するまで′１′としない。
メモリアクセス制御回路２は、リクエスト信号５を′１
′として一定時間後にエンド信号６が′１′となっ九場
合は、リフレッシ−検出信号８を′０′ とする。
′として一定時間後にエンド信号６が′１′となっ九場
合は、リフレッシ−検出信号８を′０′ とする。
又、一定時間たってもエンド信号が′１′とならなかり
た場合は、エンド信号６が′１′となるまでリフレッシ
集検出信号８を′１′とする。
た場合は、エンド信号６が′１′となるまでリフレッシ
集検出信号８を′１′とする。
変換回路３は、リフレッシ−検出信号８が′Ｏの時はメ
モリ出力データ９を、そのｉま変換回路出力データ１０
として処理装置４に送出する。
モリ出力データ９を、そのｉま変換回路出力データ１０
として処理装置４に送出する。
リフレッシ−検出信号８が′１′の間は、メモリ出力デ
ータ９をマイクロプログラム命令のＮ０Ｏｐ （Ｎｏ−
ＯＰＥＲＡＴＩＯＮ）のデータパターンに変換して処理
装置４に出力する。
ータ９をマイクロプログラム命令のＮ０Ｏｐ （Ｎｏ−
ＯＰＥＲＡＴＩＯＮ）のデータパターンに変換して処理
装置４に出力する。
これにより処理装［１４は、メモリリフレッシ−サイク
ル時は、Ｎ０Ｏｐ命令を繰シ返し実行し、即ちアイドリ
ンク状態とな夛、リフレッシ−サイクル終了時からは、
再び次の命令が実行される。
ル時は、Ｎ０Ｏｐ命令を繰シ返し実行し、即ちアイドリ
ンク状態とな夛、リフレッシ−サイクル終了時からは、
再び次の命令が実行される。
本発明によれば、専用バッファメモリを設ける事なく、
少量のハード量により、リフレッシ−サイクル時におけ
るデータ保証の問題が解決される効果がある。
少量のハード量により、リフレッシ−サイクル時におけ
るデータ保証の問題が解決される効果がある。
図はこの発明の一実施例の構成な示す機能ブロック図で
ある。 １・・・メモリ装置。 ２・・・メモリアクセス制御回路。 ３・・・変換回路、 ４川処理装置、５・・・リク
エスト信号、６・・・エンド信号、７・・・マシンサイ
クル信号、 ８・・・リフレッ７−検出信号。 ９・・・メモリ出力データ、 １０・・・変換回路出力データ。
ある。 １・・・メモリ装置。 ２・・・メモリアクセス制御回路。 ３・・・変換回路、 ４川処理装置、５・・・リク
エスト信号、６・・・エンド信号、７・・・マシンサイ
クル信号、 ８・・・リフレッ７−検出信号。 ９・・・メモリ出力データ、 １０・・・変換回路出力データ。
Claims (1)
- メモリリフレッシエが行なわれるメモリ装置な処理装置
のマシンサイクルに合わせて毎サイクルアクセスし、前
記メモリ装置の出力データを処理装置１に転送するメモ
リ制御装置において前記メモリリフレッシ凰の期間にメ
モリがアクセスされたとき前記出力データを前記処理装
置をアイドル状態とせしめるパターンに変換して前記処
理装置に転送することを特徴とするメモリ制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201601A JPS58105484A (ja) | 1981-12-16 | 1981-12-16 | メモリ制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56201601A JPS58105484A (ja) | 1981-12-16 | 1981-12-16 | メモリ制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58105484A true JPS58105484A (ja) | 1983-06-23 |
Family
ID=16443749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56201601A Pending JPS58105484A (ja) | 1981-12-16 | 1981-12-16 | メモリ制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58105484A (ja) |
-
1981
- 1981-12-16 JP JP56201601A patent/JPS58105484A/ja active Pending
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