JPS58106608A

JPS58106608A - プログラマブル・コントロ−ラの入出力装置

Info

Publication number: JPS58106608A
Application number: JP20566281A
Authority: JP
Inventors: Minoru Ogawa; 実小川
Original assignee: Tateisi Electronics Co; Omron Tateisi Electronics Co
Current assignee: Omron Corp
Priority date: 1981-12-18
Filing date: 1981-12-18
Publication date: 1983-06-25
Also published as: JPH0158524B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】この発明は、プログラマブル・コントローラの入出力装
置に係わり、特に入力回路又は出力回路を一定回路数毎
にまとめて１チヤンネルにするとともに、搭載チャンネ
ル数の異なる複数種の入力又は出力カードを形成し、更
にこの入力又は出力カードを一定枚数接続するための入
出カラツクを設けてなるプログラマブル・コントローラ
において、前記入力回路又は出力回路を１チャンネル単
位で駆動しつつも、各チャンネル、カード及び入出カラ
ツクに対して最小ビット数のアドレスバスによりアクセ
スすることを可能としたプログラマブル・コントローラ
の入出力装置に関する。

２のに乗ビットの広さを有する入出力アドレス空間を、
１チヤンネルあたり２のＬ乗ビットのアドレスからなる
複数チャンネルに分割し、かつ入力又は出力回路を１チ
ヤンネルあたり２のＬ乗回路数からなる２の２乗（Ｚは
相異なる複数個の整数）チャンネル数だけそれぞれ搭載
した搭載チャンネル数の異なる複数種の入力又は出力カ
ードを設け、更に前記入力又は出力カードが接続可能な
２のＮ乗個のカードコネクタを有する複数個の入出カラ
ツクを設けたプログラマブル・コントローラにおいてン
各入力又は出力回路に対して１チャンネル単位でアクセ
スしようとする場合、各カードコネクタに対して任意の
チャンネル数が搭載されたカードを接続可能に構成する
ためには、通常入出カラツクアドレス、入出力カードア
ドレス及びチャンネルアドレスにそれぞれ対応する３本
の専用のアドレスバスを必要とする。

ところが、このように３本のアドレスバスを設置ノだ場
合、各アドレスラインの最大桁数は最大ラック数、最大
カード数及び最大チャンネル数に対応して決定されるた
め実際の入出力回路に対応するアドレス空間は２のに乗
の広さで足りるのに対し、大幅に無駄なアドレス空間が
存在することとなり、極めて不経済な設計とならざるを
得ない。

また、このように入力又は出力回路を、チャンネル、カ
ード及びラック単位に分割し、ラック単位で入出力回路
を任意の場所に設置可能に構成しようとすると、各チャ
ンネルについては当該カード内の固定（絶対）アドレス
、各カードについては当該ラック内の固定（絶対）アド
レスを付すことにより、それぞれ識別することが可能で
あるが、各ラックについては全体のう多り数及び各ラッ
クの配置等によってアドレスが変更するため、上述のよ
うな固定アドレスを付すことができず、このためユーザ
側の仕様に合せて変更可能なアドレス設定器を設けざる
を得ない。このため、従来この種のＰＣにおいては、し
ばしばアドレス設定器の設定器りによって、入力又は出
力データが間違ったラックへと転送され、予期せぬ誤動
作が招来されるという問題があった。

この発明は上記の問題を解決するためになされたもので
、その目的とするところはこの種の入出力装置において
、入出カラツクに設けられた各コネクタに対して、搭載
チャンネル数の異なる複数種の入力又は出力カードの中
から任意のカードを選択的に接続可能に構成しつつも、
各カードのチャンネルに対して最小ビット数のアドレス
バスによりアクセスを可能とし、更にＣＰＵに対して各
入出カラツクを一定の順序でいもづる式に接続すること
により、何等特別なアドレス設定手段を設けずとも、各
ラックに対して固有アドレスを割り付は可能とすること
雇ある。

この発明は上記の目的を達成するために、ＣＰＵへ通ず
るアドレスバスの必要上位桁を、各ラック内に設けられ
た演算回路を介していもづる式に接続せしめるとともに
、各ラックには演算データの切替設定器を設け、更に前
記演算手段の演算結果を所定基準データに基づいて大小
比較するデジタルマルチコンパレータを設けることによ
り、各ラックに対して固有アドレスを割り付けることを
可能とし、他方台カードコネクタのカード識別用共通ラ
インの重み付けを、前記デジタルマルチコンパレータの
出力に基づいて切替えるラインセレクタを設けることに
よって、最小ビット数のアドレスバスにより各カードの
各チャンネルに対してアクセスを可能としたものである
。

以下に、この発明の好適な一実施例を添付図面に従って
詳細に説明する。

第１図に示す如く、ＰＣの基本的なシステム構成は、外
部センサ等からの入力信号を取込むための入力回路１と
、外部負荷機器を駆動するための出力回路２と、ユーザ
プログラムを記憶させたユーザプログラムメモリ３と、
入力回路１から取込まれた入力データを入出カメモリ４
内の所定の入カニリアに書込むとともに、この書込まれ
た入力データに基づいて、プログラムメモリ３に記憶さ
れたユーザ命令を逐次実行し、その実行結果で入出カメ
モリ４の所定の出カニリアを書替えるとともに、この書
替えられたデータを出力回路２へと転送するＣＰＵ５と
から構成されており、ワーキングメモリ６はＣＰＬＪ５
における演算途中のワーキングエリアとして使用され、
更にＣＰＵ５の動作を規定するシステムプログラムはシ
ステムプログラムメモリ７に記憶されている。

第２図に示す如く、入出カメモリ４内の入出カニリアに
は、それぞれ入力又は出力回路の１回路に割り付けこと
が可能な２の９乗（＝５１２）ビットの広さを有する記
憶エリアが設けられており、特にこの例では１ワード２
の３乗（−８）ビットからなる２の（９−３＞乗（＝６
４）ワード構成となっている。

次に、入力回路又は出力回路の１回路分にそれぞれ割り
当てられる２の９乗（−５１２＞ビットの広さを有する
入出力アドレス空間は、１チャンネル２の３乗（＝８）
個のアドレスからなる２の（９−３＞乗（＝６４）チャ
ンネルに分割され、各入力又は出力カードには、入力又
は出力回路が２の０乗（＝１）又は２の２乗（＝４）チ
ャンネル（１チヤンネルは２の３乗（＝８）回路数とす
る）だけ搭載され、これにより搭載チャンネル数が１と
４とからなる２種類のへカ又は出力カードが用意されて
いる。

そして、これらの入力又は出力カードは、後述する入出
カラツクに設けられた２の３乗（＝８）個のカードコネ
クタに接続可能に構成されている。

次に、この実施例に係わるＰＣは、前記ユーザプログラ
ムメモリ３．入出カメモリ４．ＣＰＵ５゜ワーキングメ
モリ６及びシステムプログラムメモリ７を一体に収容し
たＣＰＬＩユニット（図示せず）と複数台の入出カラツ
ク＃０〜＃４とから構成される。そして、各入出カラツ
ク内には、２の３乗（−８）枚の入力又は出力カードが
着脱可能に取り付けられており、この例では第３図に示
す如く＃１ラック内には２の２乗（−４）チャンネル用
カードが２の３乗（＝８）枚取り付けられており、他方
＃Ｏ，＃２〜＃４ラック内には、２の０乗（−１）チャ
ンネル用のカードが２の３乗（−８）枚取り付けられて
いる。

次に、第４図は各入出カラツク内に設けられるインター
フェイスの電気的な構成を示すブロック図である。同図
において、アドレスデータ入力端子Ｔ３〜Ｔ５は、当該
ラックが初段ラックとして使用される場合には、前述し
たＣＰＬＩユニットのアドレスデータ送出端子へ通ずる
９−３（−６）本のアドレスラインＡＯＯ−ＡＯ５の上
位ａｆｆｌＡＯ３〜ＡＯ５へと接続され、かつ当該ラッ
クが次段以降のラックとして使用される場合には、各前
段ラックのアドレスデータ送出端子Ｔ３＝〜Ｔ５′へと
接続される。

数値設定器８は、前記各カードの搭載チャンネル数に対
応する数値２の０乗（−１）、２の２乗（−４）の１つ
を切替設定可能に構成されている。

演算回路９は、前記アドレスデータ入力端子Ｔ３〜Ｔ５
から入力されるアドレス数値データに対して、前記数値
設定器８の設定数値を加算するように構成されている。

デジタルマルチコンパレータ１０は、前記演算回路９の
演算結果に相当する数値データを、前記数値設定器８に
おける設定数値２の０乗（−１）、２の２乗（＝４）に
対応する２つの数値データ２の０乗（−１＞、２の２乗
（＝４）と大小比較し、その比較結果が２の０乗よりも
小さい場合には、ライン１１に０″を出力し、他方を２
の２乗（＝４）よりも小さい場合には、ライン１２に０
′°を出力する。

アドレスデータ出力端子Ｔ３−〜Ｔ５′は、前記演算回
路９の演算結果に相当する数値データを、後段の入出カ
ラツクへ送出するために使用される。

下位アドレスデータ入力端子ＴＯ〜Ｔ２は、前記ＣＰＬ
Ｉユニットへ通ずるアドレスラインＡＯＯ〜ＡＯ５の中
で、下位３ビツトＡＯＯ〜ＡＯ２に接続される。

ラインセレクタ回路１３は、前記ＣＰＵユニットから出
力される９−３（−６）本のアドレスラインの中から、
前記数値設定器８における設定数１１２の２乗（Ｚ＝０
又は２）及び前記各ラック内コネクタ数２のＮ乗（Ｎ＝
３）に対応するＮ本のライン（第２の２乗ビット、第２
の（Ｚ＋１）乗ビット、・・・・・・第２の（Ｚ＋Ｎ−
１）乗ビット）を選択出力するように構成されている。

例えば、数値設定器８において２の０乗（＝１）が設定
され、かつ前記ラック内のコネクタ数が２の３乗（−８
）である場合、ラインセレクタ回路１３の端子Ｙ１〜Ｙ
３には、３本のライン（第２のＯ乗ピットＡ００、第２
の１乗ビットＡＯ１，第２の乗ビットＡＯ２＞が出力さ
れ、これに対して前記数値設定器８における設定数値が
２の２乗（＝４）で、かつ前記コネクタ数が２の３乗（
＝８）である場合には、端子Ｙ１〜Ｙ３からは３本のビ
ットライン（第２の２乗ビットＡＯ２，第２の３乗ピッ
トＡ０３、第２の４乗ビットＡ０４）が出力されること
となる。

１力−ド１チヤンネル選択回路１４は、前記数値設定器
８において数値２の２乗（−４）が設定されている場合
、アドレスラインＡＯＯ，ＡＯＩに１Ｆ”（不論理の零
の意味）が出力されたことを検出するもので、この１力
−ド１チヤンネル選択回路の出力は、前記ラインセレク
タ回路１３の端子Ａ４に入力される。

他方、ラインセレクタ回路１３の端子Ｂ４．Ｂ５には、
前記デジタルマルチコンパレータ１０の２の０乗（＝１
）出力がへカされ、更に同ラインセレクタ回路１３の端
子Ａ５には、デジタルマルチコンパレータ１０の２の２
乗（＝４）出力が入力されている。

このため、数値設定器８において２の０乗（＝１）を設
定したことに伴い、ラインセレクタ回路１３の端子Ｓに
Ｏ′′が入力されると、ラインセレクタ回路１３におい
ては８入力端が選択され、出力端子Ｙ４及びＹ５にはそ
れぞれデジタルマルチコンパレータ１０の２の０乗（−
１）出力が現れる。

これに対して数値設定器８において２の２乗（＝４）を
設定したことに伴い、ラインセレクタ回路１３の端子Ｓ
に１″が入力されると、ラインセレクタ１回路１３にお
いては六入力が選択され、出力端子Ｙ４には１力−ド１
チヤンネル検出回路１４の出力が現れ、他方出力端子Ｙ
５にはデジタルマルチコンバレー、夕１０の２の２乗（
−４）出力が現れることとなる。

次いで、下位アドレスデータ入力端子Ｔｏ、Ｔ１及びラ
インセレクタ回路１３の各出力端子Ｙ１〜Ｙ５は、ラッ
ク内に固定されたマザーボード上の導電パターンを介し
て、各カードコネクタＣＯ〜Ｃ７の該当する端子へと接
続される。

各カードコネクタＣＯ〜ｃ７のコネクタ固有アドレス出
力端子Ｃ３Ｏ−Ｃ８２は、当該コネクタのラック内固有
（絶対）アドレスを示すデータを出力するように構成さ
れている。

チャンネルアドレス出力端子ＤＡＢＯ，ＤＡＢｌは、Ｃ
ＰＵのアドレスデータ送出端子へ直接通ずる６本のアド
レスラインの中で、下位２本のピットライン（第２の０
乗ビットＡＯＯ，第２の１乗ビットＡ０１）へ接続さて
おり、これにより各チャンネルのカード内固有アドレス
を示すデータを出力するように構成されている。

コネクタ指定アドレス出力端子ＡＢＯ−ＡＢ２は、ライ
ンセレクタ回路１３の端子Ｙ１〜Ｙ３から出力される３
本のラインに接続され、これにより各コネクタに相当す
るラック内固有（絶対）アドレスを示すデータを出力す
るように構成されている。

最大チャンネル数出力端子ＡＢ’３．ＤＡＢ３は、前記
ラインセレクタ回路１３の出力端子Ｙ４．Ｙ５へとそれ
ぞれ接続され、前記数値設定器８において数１１！２の
０乗（＝１）が設定されている場合、端子ＡＢ３には当
該ラックの最大搭載チャンネル数が８チヤンネルである
ことを示す１ピット信号が出力され、他方前記数値設定
器８において、数値２の２乗（＝４）が設定されている
場合、端子ＤＡＢ３には当該ラックの最大搭載チャンネ
ル数が３２チヤンネルであることを示す１ピット信号が
出力される。

これに対して、前記数値設定器８において数値２の０乗
（−１）が設定されている場合、端子ＤＡＢ３には前記
デジタルマルチコンパレータ１０の２の０乗（＝１）出
力が出力され、他方前記数値設定器８において数値２の
２乗（−４）が設定されている場合、端子ＡＢ３には前
記１力−ド１チヤンネル選択回路１４の出力が出力され
る。

次に、第５図は２の０乗〈−１）チャンネル用のカード
に搭載されるチャンネル能動化制御回路のブロック図、
第６図は２の２乗（＝４）チャンネル用のカードに搭載
されるチャンネル能動化制御回路のブロック図である。

これらの図面において、コネクタ固有アドレス入力端子
ｃｓｏ”〜Ｃ８２−は、前記各コネクタのコネクタ固有
アドレス出力端子Ｃ８Ｏ〜Ｃ８２へと接続可能に構成さ
れる。

コネクタ指定アドレス入力端子ＡＢＯ”〜Ａ８２′は、
前記各コネクタのコネクタ指定アドレス出力端子ＡＢＯ
−ＡＢ２へと接続可能に構成されている。

チャンネルアドレス入力端子ＤＡＢＯ”、ＤＡＢ’Ｍは
、前記各コネクタのチャンネルアドレス出力端子ＤＡＢ
Ｏ，ＤＡＢ１へと接続可能に構成されている。

最大チャンネル数信号入力端子ＡＢ３−、ＤＡＢ３＝は
、それぞれ各前記各コネクタの最大チャンネル数信号出
力端子ＡＢ３．ＤＡＢ３へと接続される。

Ｅ−ＯＲ回路群１５の各出力は、コネクタ固有アドレス
入力端子ｃｓｏ′〜Ｃ８２′のデータと、コネクタ指定
アドレス入力端子ＡＢＯ”〜Ａ８２′のデータとの一致
に基づいてそれぞれ“１″を出力し、またアンドゲート
１６は、最大チャンネル数信号入力端子ＡＢ３−又＄；
ｔＤＡＢ３　′に”０”が到来する度に開状態となる。

そして、２の０乗（＝１）チャンネル用カードの場合、
第５図に示す如くこのアンドゲート１６の出力が１チヤ
ンネル分の入力回路又は出力回路用の能動化信号となる
。

これに対して、２の２乗（−４）チャンネル用のカード
の場合、第６図に示す如くアンドゲート１６の出力は、
チャンネルデコーダ１７に対するイネーブル信号となり
、これによりチャンネルデコーダ１７からは、前記チャ
ンネルアドレス入り端子ＤＡＢＯ＝、ＤＡＢ１　′のデ
ータがデコードされてＣＨＯ〜ＣＨ３として出力され、
これらの信号がそれぞれ該当するチャンネルの入力又は
出力回路に対する能動化信号となるのである。

以上の構成において、第３図に示す如＜ＣＰＵユニット
から出力されるアドレスラインＡＯＯ〜ＡＯ５を、各入
出カラツク＃０〜＃４を介していもづる式に接続し、か
つ＃１ラックについては数値設定器を２の２乗（＝４）
に設定し、他方＃ｏ。

＃２〜＃４ラックについては、数値設定器を２の０乗（
−１）に設定すると、各ラック内の各カードに搭載され
た入力回路又は出力回路は、自動的に第３図に示す如く
個々にアドレス割り付けが行なわれる。

次いで、第３図に示すＣＰＵユニットの各アドレスライ
ンＡＯＯ−ＡＯ５に対して、各入力回路又は出力回路に
対応したアドレスデータを負論理で送出すると、第７図
に示す如く各ラック内に設けられた演棒回路９の出力側
には、当該ラック内の人力又は出力回路がアドレス指定
されている期間に限り、２の０乗（＝１）又は２の２乗
（＝４）よりも小さな数値が出力され、これによりデジ
タルマルチコンパレータを介して、各ラックは自分がア
ドレス指定を受けていることを検出することとなる。

一方、このようにして各ラックがアドレス指定を受ける
と、当該ラックに設定された最大搭載チャンネル数に応
じてラインセレクタ回路１３が切替制御され、その出力
端子Ｙ１〜Ｙ３には、当該ラックに接続された各カード
内の各チャンネル走査に同期して歩進するカードアドレ
スデータが出力され、他方カードコネクタの端子ＤＡＢ
Ｏ，ＤＡＢＩには、各カード内のチャンネルを順次走査
するチャンネルアドレスデータが供給される。

従って、第３図示す如く、＃１ランク内に２の２乗（＝
４）チャンネル用カードを２の３乗（＝８）板接続し、
かつ当該ラックの数値設定器８を２の２乗（＝４〉に設
定しておきさえすれば、各カードに搭載された各チャン
ネルの入力又は出力回路は順次アドレス指定され、第４
図示すデータバス１８を介して入力又は出力データの転
送が正常に行なわれることとなる。

一方、第８図に示す如く、例えば＃Ｏラック内に２の２
乗（＝４）チャンネル用カードを２の３乗（−８）板接
続し、当該ラックの数値設定器を２の０乗（−１）に設
定したとすれば、同図に示す如く、各カードの第１チヤ
ンネル目だけが実際の入力又は出力回路として利用され
ることとなり、各カードの残り３チャンネル分は補助リ
レー用のアドレスとして使用可能となる。つまり、第２
図に示す入出カメモリの前記３チャンネル分に対応する
エリアを補助リレー用のアドレスとして利用することが
できるのである。

すなわち、＃０ラックにおいて数値２の０乗（−１）を
設定すると、ラインセレクタ回路１３の切替作用により
、コネクタＣＯの端子ＤＡＢ３には、デジタルマルチコ
ンパレータ１０の２の０乗（−１）出力が供給されるこ
ととなるため、これにより各カード内のチャンネル走査
は行われず、各カード内においては第１チヤンネルのみ
がアドレス指定を受けることとなる。

更に、第９図に示す如く、＃０ラックに２の０乗（−１
）チャンネル用のカードを２の３乗（＝８）枚接続し、
かつ当該ラックの数値設定器８を２の２乗（＝４）に設
定したものとすれば、各カードは第９図に示す如くアド
レス指定を受けることとなり、同様にして空きチャンネ
ルを補助リレー用エリアとして使用することが可能とな
る。すなわち、数値設定器８を２の２乗（＝４）に設定
した場合、ラインセレクタ回路１３の切替作用によって
、コネクタＣＯの端子ＤＡＢ３には、１力−ド１チヤン
ネル選択回路１４の出力が供給されることとなり、これ
により第９図に示すごときアドレス割り当てが行なわれ
る訳である。

かくして、この実施例に係わるＰＣによれば、各入出カ
ラツクをＣＰＵユニットに対して順次いもづる式に接続
し、かつ必要に応じて数値設定器８を切替設定すること
により、各ラック内の各コネクタに２の０乗（＝１）又
は２の２乗（−４）チャンネルいずれのカードを接続し
た場合にも、各カード内のチャンネルにＣＰＵから６本
のアドレスラインでアクセスすることができ、この種Ｐ
Ｃにおけるアドレスバスの構成を極めて簡単なものとす
ることができるとともに、各ラックの固有アドレスを設
定するための可変設定器を設けた場合のように、アドレ
ス設定器りによる誤動作も未然に防止することが可能と
なる。

なお、前記実施例においては、２の９乗ビットの広さを
有する入出力アドレス空間を、１チヤンネルあたり２の
３乗ビットのアドレスからなる２の６乗チャンネルに分
割し、かつ入力又は出力回路を１チヤンネルあたり２の
３乗（＝８）回路からなる２の０乗（＝１＞、２の２乗
（−４）チャンネル数だけそれぞれ搭載した搭載チャン
ネル数の異なる２種類の入力又は出力カードを設け、更
に前記入力又は出力カードが接続可能な２の３乗（−８
）個のカードコネクタを有する入出カラツクを設けたプ
ログラマブル・コントローラの入出力装置によって説明
したが、この発明は前記実施例に限定されるものではな
い。

すなわち、２のに乗ビットの広さを有する入出力アドレ
ス空間を１チヤンネルあたり２のＬ乗ビットのアドレス
からなる２の（Ｋ’−Ｌ）乗チャンネルに分割し、かつ
入力又は出力回路を１チヤンネルあたり２のＬ乗回路数
からなる２の７乗（２＝Ｍ１．Ｍ２．・・・・・・ＭＰ
）チャンネル数だけそれぞれ搭載した搭載チャンネル数
の異なるＰ種の入力又は出力カードを設け、更に入力又
は出力カードが接続可能な２のＮ乗個のカードコネクタ
を有する入出カラツクを設けたプログラマブル・コント
ローラの入出力装置に適用することができる。

そし゛て、この場合、前記各入出カラツクのそれぞれに
は当該ラックが初段ラックとして使用される場合には、
ＣＰＵのアドレスデータ送出端子へ通ずる（Ｋ−Ｌ）本
のアドレスラインの上位少なくともＮ本へ接続され、か
つ当該ラックが次段以時のラックとして使用される場合
には、各ラックのアドレスデータ送出端子へ接続される
アドレスデータ入力端子と、前記各チャンネル数に対応
する数値２の７乗の１つを切替設定可能な数値設定器と
、前記アドレスデータ入力端子から入力されたアドレス
データに対して前記数値設定器の設定数値を加算又は減
算する減算回路と、前記演算回路の演算結果に相当する
数値データを前記数値設定器における設定数値２の７乗
に対応する特定の数値データと大小比較し、その比較結
果を前記設定数値に対応する該当端子に出力するデジタ
ルマルチコンパレータと、前記演算回路の演算結果に相
当する数値データを後段の入出カラツクへ送出するため
のアドレスデータ出力端子と、前記ＣＰＵから出力され
る（Ｋ−Ｌ）本のアドレスラインの中から、前記数値設
定器における設定数値２の７乗及びコネクタ数２のＮ乗
に対応するＮ一本のビットライン（第２の２乗ビット、
２の（Ｚ＋１）乗ピット、・・・・・・第２の（Ｚ＋Ｎ
−１）乗ビット）を選択比りするラインセレクタ回路等
を設ければ良い。

更にこの場合、前記入出カラツク内に設けられた各カー
ドコネクタには、当該コネクタのラック内固有アドレス
示すデータを出力するコネクタ固有アドレス出力端子と
、ＣＰＵのアドレスデータ送出端子へ通ずる（Ｋ−１）
本のアドレスラインの中で、下位中なくともＰ本（但し
、２のＭＰ乗は最大チャンネル数）のライン（第２の０
乗ビット、第２の１乗ビット・・・・・・第２の（Ｐ−
１）乗ビット）へ接続され、かつ各チャンネルのカード
内固有アドレスを示すデータを出力するチャンネルアド
レス出力端子と、前記ラインセレクタ回路から出力され
Ｎ本のビットラインに接続され、かつ各コネクタに相当
するラック内固有アドレスを示すデータを出力するコネ
クタ指定アドレス出力端子と、前記デジタルマルチコン
パレータの各出力ラインに接続され、かつ当該ラックの
最大搭載チャンネル数がＮＸ（２のＭ１乗）、ＮＸ（２
のＭＰ乗）、・・・・・・Ｎｘ　（２のＭＰ乗）のいず
れであるかを示す信号を出力する複数本の最大チャンネ
ル数出力端子とを設ければ良い。

更に前記各入力又は出力カードには、前記コネクタ固有
アドレス出力端子へ接続可能なコネクタ固有アドレス入
力端子と、前記コネクタ指定アドレス出力端子へ接続可
能なコネクタ指定アドレス入力端子と、前記チャンネル
アドレス出力端子を構成する各ビットラインの中で、当
該カードの搭載チャンネル数に対応する１又は２以上の
ビットに接続可能なチャンネルアドレス入力端子と、前
記最大チャンネル数信号出力端子の中で、当該カードの
搭載チャンネル数に対応する端子に接続可能な最大チャ
ンネル数信号入力端子と、前記コネクタ固有アドレスデ
ータ、前記コネクタ指定アドレスデータ、前記チャンネ
ルアドレスデータ及び前記最大チャンネル数信号とに基
づいて、該当するチャンネルの入力又は出力回路回路を
能動化する能動化制御回路とを設ければ良い。

以上の実施例の説明でも明らかなように、この発明によ
れば、この種ＰＣにおけるメーカ側にお□ いてのシステム構成の自由度を大幅に向上させることが
できるとともに、ユーザ側においてはラックアドレスの
設定誤り等による誤動作を未然に防止することができ、
この種ＰＣの機能性信頼性を箸しく向上させかつコスト
ダウンが可能となる。

【図面の簡単な説明】

第１図はＰＣの基本的なシステム構成を示すブロック図
、第２図は入出カメモリの構成を示すメモリマツプ、第
３図は入出カラツクの接続関係と、各ラック内に接続さ
れたカード内のアドレス割り付けを示すブロック図、第
４図は入出カラツク内のインターフェイスの電気的な構
成を示すブロック図、第５図は１チヤンネル力−ド用チ
ヤンネル能動化回路の構成を示すブロック図、第６図は
４チヤンネル力−ド用チヤンネル能動化回路の構成を示
すブロック図、第７図はアドレスデータと各演算回路の
出力との関係を示す図、第８図は８チヤンネル用ラツク
に３２チヤンネルを搭載した場合のアドレス割り付けを
示す図、第９図は３２チヤンネル用ラツクに８チヤンネ
ルを搭載した場合のアドレス割り付けを示す図である。１・・・・・・入力回路２・・・・・・出力回路３・・・・・・ユーザプログラムメモリ４・・・・・・
入出カメモリ５・・・・・・ＣＰＵ６・・・・・・ワーキングメモリ７・・・・・・システムプログラムメモリ８・・・・・
・数値設定器９・・・・・・演算回路１０・・・・・・デジタルマルチコンパレータ１１・・
・・・・２の０乗ビット出力ライン１２・・・・・・２
の２乗ビット出力ライン１３・・・・・・ラインセレク
タ回路１４・・・・・・１力−ド１チヤンネル選択回路１５・
・・・・・ＥＯＲ回路群１６・・・・・・アンドゲート１７・・・・・・チャンネルデコーダ１８・・・・・・データバスＴｏ−Ｔ２・・・・・・下位アドレスデータ入力端子Ｔ
３〜Ｔ５・・・・・・アドレスデータ入力端子Ｔ３′〜
Ｔ５−・・・・・・アドレスデータ出力端子ＡＯＯ〜Ａ
Ｏ５・・・・・・ＣＰＵへ通ずるアドレスラインＧｏ−０７・・・・・・カードコネクタＣ３Ｏ−８Ｇ２
・・・・・・チャンネルアドレス出力端子ＡＢＯ−ＡＢ
２・・・・・・コネクタ指定アドレス出力端子ＡＢ３．ＤＡＢ３・・・・・・最大チャンネル数出力端
子ｃｓｏ”〜Ｃ８２′・・・・・・コネクタ固有アドレ
ス入力端子ＡＢＯ”〜ＡＢ２−・・・・・・コネクタ指定アドレス
入力端子ＤＡＢＯ′、ＤＡＢｌ　＝・・・・・・チャンネルアド
レス入力端子ＡＢ３”、ＤＡＢ３−・・・・・・最大チャンネル数信
号入力端子特許出願人立石電□機株式会社

Claims

【特許請求の範囲】

（１）２のに乗ビットの広さを有する入出力アドレス空
間を、１チヤンネルあたり２のＬ乗ビットのアドレスか
らなる複数チャンネルに分割し、かつ入力又は出力回路
を１チヤンネルあたり２のＬ乗回路数からなる２の７乗
（Ｚは相異なる複数個の整数）チャンネル数だけそれぞ
れ搭載した搭載チャンネル数の異なる複数種の入力又は
出力カードを設け、更に前記入力又は出力カードが接続
可能な２のＮ乗個のカードコネクタを有する複数個の入
出カラツクを設けたプログラマブル・コントローラの入
出力装置であって；前記各入出カラツクのそれぞれには、当該ラックが初段
ラックとして使用される場合には、ＣＰＵから出力され
る（Ｋ−Ｌ）本のアドレスラインの上位少なくともＮ本
へ接続され、かつ当該ラックが次段以降のラックとして
使用される場合には、各前段ラックのに−Ｌ本のアドレ
スデータ送出端子へ接続されるに−Ｌ本のアドレスデー
タ入力端子と、前記各チャンネル数Ｚにそれぞれ対応する！８！値の１
つを択一的に設定可能な数値設定器と、前記アドレスデ
ータ入力端子から入力さ、れたアドレス数値データに対
して、前記数値設定器の設定数値を加算又は減算する演
算回路と、前記演算回路の演算結果に相当する数値デー
タを、前記数値設定器における設定数値２の７乗に対応
する特定の数値データと大小比較し、その比較結果を各
設定数値に対応する該当端子に出力するデジタルマルチ
コンパレータと、前記演算回路の演算結果に相当する数値データを、後段
の入出カラツクへ送出するためのに−Ｌ本のアドレスデ
ータ出力端子と、前記ＣＰＵから出力されるに−Ｌ本のアドレスラインの
中から、前記数値設定器における設定数値（２の２乗）
及び前記コネクタ数（２のＮ乗）によって定められるＮ
本のライン（第２の７乗ビット、第２のＺ＋１乗ビット
、・・・・・・第２のＺ＋Ｎ−１乗ビット）を選択する
ラインセレクタ回路とが設けられ；前記入出カラツク内に設けられた各カードコネクタには
、当該コネクタのラック内固有アドレスを示すデータを
出力するコネクタ固有アドレス出力端子と、ＣＰＵのアドレスデータ送出端子へ通ずるに−Ｌ本のア
ドレスラインの中で、下位中なくとも８本（但し、２の
Ｐ乗は入出力カードの最大チャンネル数〉のライン（第
２の０乗ピット、第２の１乗ビット・・・・・・第２の
Ｐ−１乗ビット）へ接続され、かつ各チャンネルのカー
ド内固有アドレスを示すデータを出力するチャンネルア
ドレス出力端子と、前記ラインセレクタ回路から出力さ
れるＮ本のライン（第２の７乗ビット、第２のＺ＋１乗
ビット、・・・・・・第２のＺ＋Ｎ−１乗ビット）に接
続され、かつ各コネクタのラック内固有アドレスを示す
データを出力するコネクタアドレス出力端子と、前記デ
ジタルマルチコンパレータの各出力ラインに接続され、
かつ当該ラックの最大搭載チャンネル数が、（２の２乗
）×Ｎ（但し、Ｚは複数個の整数）のいずれであるかを
示す１ピット信号を出力する複数本の最大チャンネル数
出力端子とが設けられ：前記各入力又は出力カードには、前記コネクタ固有アド
レス出力端子へ接続可能なコネクタ固有アドレス入力端
子と、前記コネクタアドレス出力端子へ接続可能なコネクタ指
定アドレス入力端子と、前記チャンネルアドレス出力端子を構成する各ビットラ
インの中で、当該カードの搭載チャンネル数に対応する
１又は２以上のビットに接続可能なチャンネルアドレス
入力端子と、前記最大チャンネル数信号出力端子の中で、当該カード
の搭載チャンネル数に対応する端子に接続可能な最大チ
ャンネル数信号入力端子と、前記コネクタ固有アドレス
データ、前記コネクタ指定アドレスデータ、前記チャン
ネルアドレスデータ及び前記最大チャンネル数信号とに
基づいて、該当するチャンネルの入力又は出力回路を能
動化する能動化制御回路とが設けられ：前記各入出カラ
ツクを各アドレスデータ入力端子及び出力端子を順次経
由させていもづる式に接続するとともに、初段ラックの
アドレスデータ入力端子をＣＰＵのアドレスデータ出力
端子へ接続し、かつ各ラックの数値設定器に適宜数値を
設定することにより、２のに乗ビットのアドレス空間を
構成する任意のラックの任意のカードの任意のチャンネ
ルにに−Ｌ本のアドレスラインでＣＰＵからアクセス可
能としたことを特徴とするプログラマブル・コントロー
ラの入出力Ｍｌ。