JPH0158524B2 - - Google Patents

Description

【発明の詳細な説明】 この発明は、プログラマブル・コントローラの
入出力装置に係わり、特に入力回路又は出力回路
を一定回路数毎にまとめて１チヤンネルにすると
ともに、搭載チヤンネル数の異なる複数種の入力
又は出力カードを形成し、更にこの入力又は出力
カードを一定枚数接続するための入出力ラツクを
設けてなるプログラマブル・コントローラにおい
て、前記入力回路又は出力回路を１チヤンネル単
位で駆動しつつも、各チヤンネル、カード及び入
出力ラツクに対して最小ビツト数のアドレスバス
によりアクセスすることを可能としたプログラマ
ブル・コントローラの入出力装置に関する。

２のＫ乗ビツトの広さを有する入出力アドレス
空間を、１チヤンネルあたり２のＬ乗ビツトのア
ドレスからなる複数チヤンネルに分割し、かつ入
力又は出力回路を１チヤンネルあたり２のＬ乗回
路数からなる２のＺ乗（Ｚは相異なる複数個の整
数）チヤンネル数だけそれぞれ搭載した搭載チヤ
ンネル数の異なる複数種の入力又は出力カードを
設け、更に前記入力又は出力カードが接続可能な
２のＮ乗個のカードコネクタを有する複数個の入
出力ラツクを設けたプログラマブル・コントロー
ラにおいて、各入力又は出力回路に対して１チヤ
ンネル単位でアクセスしようとする場合、各カー
ドコネクタに対して任意のチヤンネル数が搭載さ
れたカードを接続可能に構成するためには、通常
入出力ラツクアドレス、入出力カードアドレス及
びチヤンネルアドレスにそれぞれ対応する３本の
専用のアドレスバスを必要とする。

ところが、このように３本のアドレスバスを設
けた場合、各アドレスラインの最大桁数は最大ラ
ツク数、最大カード数及び最大チヤンネル数に対
応して決定されるため実際の入出力回路に対応す
るアドレス空間は２のＫ乗の広さで足りるのに対
し、大幅に無駄なアドレス空間が存在することと
なり、極めて不経済な設計とならざるを得ない。

また、このように入力又は出力回路を、チヤン
ネル、カード及びラツク単位に分割し、ラツク単
位で入出力回路を任意の場所に設置可能に構成し
ようとすると、各チヤンネルについては当該カー
ド内の固定（絶対）アドレス、各カードについて
は当該ラツク内の固定（絶対）アドレスを付すこ
とにより、それぞれ識別することが可能である
が、各ラツクについては全体のラツク数及び各ラ
ツクの配置等によつてアドレスが変更するため、
上述のような固定アドレスを付すことができず、
このためユーザ側の仕様に合せて変更可能なアド
レス設定器を設けざるを得ない。このため、従来
この種のPCにおいては、しばしばアドレス設定
器の設定誤りによつて、入力又は出力データが間
違つたラツクへと転送され、予期せぬ誤動作が招
来されるという問題があつた。

この発明は上記の問題を解決するためになされ
たもので、その目的とするところはこの種の入出
力装置において、入出力ラツクに設けられ各コネ
クタに対して、搭載チヤンネル数の異なる複数種
の入力又は出力カードの中から任意のカードを選
択的に接続可能に構成しつつも、各カードのチヤ
ンネルに対して最小ビツト数のアドレスバスによ
りアクセスを可能とし、更にCPUに対して各入
出力ラツクを一定の順序でいもづる式に接続する
ことにより、何等特別なアドレス設定手段を設け
ずとも、各ラツクに対して固有アドレスを割り付
け可能とすることにある。

この発明は上記の目的を達成するために、
CPUへ通ずるアドレスバスの必要上位桁を、各
ラツク内に設けられた演算回路を介していもづる
式に接続せしめるとともに、各ラツクには演算デ
ータの切替設定器を設け、更に前記演算手段の演
算結果を所定基準データに基づいて大小比較する
デジタルマルチコンパレータを設けることによ
り、各ラツクに対して固有アドレスを割り付ける
ことを可能とし、他方各カードコネクタのカード
識別用共通ラインの重み付けを、前記デジタルマ
ルチコンパレータの出力に基づいて切替えるライ
ンセレタタを設けることによつて、最小ビツト数
のアドレスバスにより各カードの各チヤンネルに
対してアクセスを可能としたものである。

以下に、この発明の好適な一実施例を添付図面
に従つて詳細に説明する。

第１図に示す如く、PCの基本的なシステム構
成は、外部センサ等からの入力信号を取込むため
の入力回路１と、外部負荷機器を駆動するための
出力回路２と、ユーザプログラムを記憶させたユ
ーザプログラムメモリ３と、入力回路１から取込
まれた入力データを入出力メモリ４内の所定の入
力エリアに書込むとともに、この書込まれた入力
データに基づいて、プログラムメモリ３に記憶さ
れたユーザ命令を逐次実行し、その実行結果で入
出力メモリ４の所定の出力エリアを書替えるとと
もに、この書替えられたデータを出力回路２へと
転送するCPU５とから構成されており、ワーキ
ングメモリ６はCPU５における演算途中のワー
キングエリアとして使用され、更にCPU５の動
作を規定するシステムプログラムはシステムプロ
グラムメモリ７に記憶されている。

第２図に示す如く、入出力メモリ４内の入出力
エリアには、それぞれ入力又は出力回路の１回路
に割り付けことが可能な２の９乗（＝512）ビツ
トの広さを有する記憶エリアが設けられており、
特にこの例では１ワード２の３乗（＝８）ビツト
からなる２の（９−３）乗（＝64）ワード構成と
なつている。

次に、入力回路又は出力回路の１回路分にそれ
ぞれ割り当てられる２の９乗（＝512）ビツトの
広さを有する入出力アドレス空間は、１チヤンネ
ル２の３乗（＝８）個のアドレスからなる２の
（９−３）乗（＝64）チヤンネルに分割され、各
入力又は出力カードには、入力又は出力回路が２
の０乗（＝１）又は２の２乗（＝４）チヤンネル
（１チヤンネルは２の３乗（＝８）回路数とする）
だけ搭載され、これにより搭載チヤンネル数が１
と４とからなる２種類の入力又は出力カードが用
意されている。

そして、これらの入力又は出力カードは、後述
する入出力ラツクに設けられた２の３乗（＝８）
個のカードコネクタに接続可能に構成されてい
る。

次に、この実施例に係わるPCは、前記ユーザ
プログラムメモリ３、入出力メモリ４、CPU５、
ワーキングメモリ６及びシステムプログラムメモ
リ７を一体に収容したCPUユニツト（図示せず）
と複数台の入出力ラツク＃０〜＃４とから構成さ
れる。そして、各入出力ラツク内には、２の３乗
（＝８）枚の入力又は出力カードが着脱可能に取
り付けられており、この例では第３図に示す如く
＃１ラツク内には２の２乗（＝４）チヤンネル用
カードが２の３乗（＝８）枚取り付けられてお
り、他方＃０，＃２〜＃４ラツク内には、２の０
乗（＝１）チヤンネル用のカードが２の３乗（＝
８）枚取り付けられている。

次に、第４図は各入出力ラツク内に設けられる
インターフエイスの電気的な構成を示すブロツク
図である。同図において、アドレスデータ入力端
子Ｔ３〜Ｔ５は、当該ラツクが初段ラツクとして
使用される場合には、前述したCPUユニツトの
アドレスデータ送出端子へ通ずる９−３（＝６）
本のアドレスラインＡ００〜Ａ０５の上位３本Ａ
０３〜Ａ０５へと接続され、かつ当該ラツクが次
段以降のラツクとして使用される場合には、各前
段ラツクのアドレスデータ送出端子Ｔ３′〜Ｔ
５′へと接続される。

数値設定器８は、前記各カードの搭載チヤンネ
ル数に対応する数値２の０乗（＝１）、２の２乗
（＝４）の１つを切替設定可能に構成されている。

演算回路９は、前記アドレスデータ入力端子Ｔ
３〜Ｔ５から入力されるアドレス数値データに対
して、前記数値設定器８の設定数値を加算するよ
うに構成されている。デジタルマルチコンパレー
タ１０は、前記演算回路９の演算結果に相当する
数値データを、前記数値設定器８における設定数
値２の０乗（＝１）、２の２乗（＝４）に対応す
る２つの数値データ２の０乗（＝１）、２の２乗
（＝４）と大小比較し、その比較結果が２の０乗
よりも小さい場合には、ライン１１に“０”を出
力し、他方の２の２乗（＝４）よりも小さい場合
には、ライン１２に“０”を出力する。

アドレスデータ出力端子Ｔ３′〜Ｔ５′は、前記
演算回路９の演算結果に相当する数値データを、
後段の入出力ラツクへ送出するために使用され
る。

下位アドレスデータ入力端子Ｔ０〜Ｔ２は、前
記CPUユニツトへ通ずるアドレスラインＡ００
〜Ａ０５の中で、下位３ビツトＡ００〜Ａ０２に
接続される。

ラインセレクタ回路１３は、前記CPUユニツ
トから出力される９−３（＝６）本のアドレスラ
インの中から、前記数値設定器８における設定数
値２のＺ乗（Ｚ＝０又は２）及び前記各ラツク内
コネクタ数２のＮ乗（Ｎ＝３）に対応するＮ本の
ライン（第２のＺ乗ビツト、第２の（Ｚ＋１）乗
ビツト、……第２の（Ｚ＋Ｎ−１）乗ビツト）を
選択出力するように構成されている。例えば、数
値設定器８において２の０乗（＝１）が設定さ
れ、かつ前記ラツク内のコネクタ数が２の３乗
（＝８）である場合、ラインセレクタ回路１３の
端子Ｙ１〜Ｙ３には、３本のライン（第２の０乗
ビツトＡ００、第２の１乗ビツトＡ０１、第２の
乗ビツトＡ０２）が出力され、これに対して前記
数値設定器８における設定数値が２の２乗（＝
４）で、かつ前記コネクタ数が２の３乗（＝８）
である場合には、端子Ｙ１〜Ｙ３からは３本のビ
ツトライン（第２の２乗ビツトＡ０２、第２の３
乗ビツトＡ０３、第２の４乗ビツトＡ０４）が出
力されることとなる。

１カード１チヤンネル選択回路１４は、前記数
値設定器８において数値２の２乗（＝４）が設定
されている場合、アドレスラインＡ００，Ａ０１
に“11”（不論理の零の意味）が出力されたこと
を検出するもので、この１カード１チヤンネル選
択回路の出力は、前記ラインセレクタ回路１３の
端子Ａ４に入力される。

他方、ラインセレクタ回路１３の端子Ｂ４，Ｂ
５には、前記デジタルマルチコンパレータ１０の
２の０乗（＝１）出力が入力され、更に同ライン
セレクタ回路１３の端子Ａ５には、デジタルマル
チコンパレータ１０の２の２乗（＝４）出力が入
力されている。

このため、数値設定器８において２の０乗（＝
１）を設定したことに伴い、ラインセレクタ回路
１３の端子Ｓに“０”が入力されると、ラインセ
レクタ回路１３においてはＢ入力側が選択され、
出力端子Ｙ４及びＹ５にはそれぞれデジタルマル
チコンパレータ１０の２の０乗（＝１）出力が現
れる。

これに対して数値設定器８において２の２乗
（＝４）を設定したことに伴い、ラインセレクタ
回路１３の端子Ｓに“１”が入力されると、ライ
ンセレクタ回路１３においてはＡ入力が選択さ
れ、出力端子Ｙ４には１カード１チヤンネル検出
回路１４の出力が現れ、他方出力端子Ｙ５にはデ
ジタルマルチコンパレータ１０の２の２乗（＝
４）出力が現れることとなる。

次いで、下位アドレスデータ入力端子Ｔ０，Ｔ
１及びラインセレクタ回路１３の各出力端子Ｙ１
〜Ｙ５は、ラツク内に固定されたマザーボード上
の導電パターンを介して、各カードコネクタＣ０
〜Ｃ７の該当する端子へと接続される。

各カードコネクタＣ０〜Ｃ７のコネクタ固有ア
ドレス出力端子CS０〜CS２は、当該コネクタラ
ツク内固有（絶対）アドレスを示すデータを出力
するように構成されている。

チヤンネルアドレス出力端子DAB０，DAB１
は、CPUのアドレスデータ送出端子へ直接通ず
る６本のアドレスラインの中で、下位２本のビツ
トライン（第２の０乗ビツトＡ００、第２の１乗
ビツトＡ０１）へ接続されており、これにより各
チヤンネルのカード内固有アドレスを示すデータ
を出力するように構成されている。

コネクタ指定アドレス出力端子AB０〜AB２
は、ラインセレクタ回路１３の端子Ｙ１〜Ｙ３か
ら出力される３本のラインに接続され、これによ
り各コネクタに相当するラツク内固有（絶対）ア
ドレスを示すデータを出力するように構成されて
いる。

最大チヤンネル数出力端子AB３，DAB３は、
前記ラインセレクタ回路１３の出力端子Ｙ４，Ｙ
５へとそれぞれ接続され、前記数値設定器８にお
いて数値２の０乗（＝１）が設定されている場
合、端子AB３には当該ラツクの最大搭載チヤン
ネル数が８チヤンネルであることを示す１ビツト
信号が出力され、他方前記数値設定器８におい
て、数値２の２乗（＝４）が設定されている場
合、端子DAB３には当該ラツクの最大搭載チヤ
ンネル数が32チヤンネルであることを示す１ビツ
ト信号が出力される。

これに対して、前記数値設定器８において数値
２の０乗（＝１）が設定されている場合、端子
DAB３には前記デジタルマルチコンパレータ１
０の２の０乗（＝１）出力が出力され、他方前記
数値設定器８において数値２の２乗（＝４）が設
定されている場合、端子AB３には前記１カード
１チヤンネル選択回路１４の出力が出力される。

次に、第５図は２の０乗（＝１）チヤンネル用
のカードに搭載されるチヤンネル能動化制御回路
のブロツク図、第６図は２の２乗（＝４）チヤン
ネル用のカードに搭載されるチヤンネル能動化制
御回路のブロツク図である。

これらの図面において、コネクタ固有アドレス
入力端子CS０′〜CS２′は、前記各コネクタのコ
ネクタ固有アドレス出力端子CS０〜CS２へと接
続可能に構成される。

コネクタ指定アドレス入力端子AB０′〜AB
２′は、前記各コネクタのコネクタ指定アドレス
出力端子AB０〜AB２へと接続可能に構成され
ている。

チヤンネルアドレス入力端子DAB０′，DAB
１′は、前記各コネクタのチヤンネルアドレス出
力端子DAB０，DAB１へと接続可能に構成され
ている。

最大チヤンネル数信号入力端子AB３′，DAB
３′は、それぞれ各前記各コネクタの最大チヤン
ネル数信号出力端子AB３，DAB３へと接続され
る。

Ｅ−OR回路群１５の各出力は、コネクタ固有
アドレス入力端子CS０′〜CS２′のデータと、コ
ネクタ指定アドレス入力端子AB０′〜AB２′の
データとの一致に基づいてそれぞれ“１”を出力
し、またアンドゲート１６は、最大チヤンネル数
信号入力端子AB３′又はDAB３′に“０”が到来
する度に開状態となる。

そして、２の０乗（＝１）チヤンネル用カード
の場合、第５図に示す如くこのアンドゲート１６
の出力が１チヤンネル分の入力回路又は出力回路
用の能動化信号となる。

これに対して、２の２乗（＝４）チヤンネル用
のカードの場合、第６図に示す如くアンドゲート
１６の出力は、チヤンネルデコーダ１７に対する
イネーブル信号となり、これによりチヤンネルデ
コーダ１７からは、前記チヤンネルアドレス入力
端子DAB０′，DAB１′のデータがデコードされ
てCH０〜CH３として出力され、これらの信号
がそれぞれ該当するチヤンネルの入力又は出力回
路に対する能動化信号となるのである。

以上の構成において、第３図に示す如くCPU
ユニツトから出力されるアドレスラインＡ００〜
Ａ０５を、各入出力ラツク＃０〜＃４を介してい
もづる式に接続し、かつ＃１ラツクについては数
値設定器を２の２乗（＝４）に設定し、他方
＃０，＃２〜＃４ラツクについては、数値設定器
を２の０乗（＝１）に設定すると、各ラツク内の
各カードに搭載された入力回路又は出力回路は、
自動的に第３図に示す如く個々にアドレス割り付
けが行なわれる。

次いで、第３図に示すCPUユニツトの各アド
レスラインＡ００〜Ａ０５に対して、各入力回路
又は出力回路に対応したアドレスデータを負論理
で送出すると、第７図に示す如く各ラツク内に設
けられた演算回路９の出力側には、当該ラツク内
の入力又は出力回路がアドレス指定されている期
間に限り、２の０乗（＝１）又は２の２乗（＝
４）よりも小さな数値が出力され、これによりデ
ジタルマルチコンパレータを介して、各ラツクは
自分がアドレス指定を受けていることを検出する
こととなる。

一方、このようにして各ラツクがアドレス指定
を受けると、当該ラツクに設定された最大搭載チ
ヤンネル数に応じてラインセレクタ回路１３が切
替制御され、その出力端子Ｙ１〜Ｙ３には、当該
ラツクに接続された各カード内の各チヤンネル走
査に同期して歩進するカードアドレスデータが出
力され、他方カードコネクタの端子DAB０，
DAB１には、各カード内のチヤンネルを順次走
査するチヤンネルアドレスデータが供給される。

従つて、第３図示す如く、＃１ラツク内に２の
２乗（＝４）チヤンネル用カードを２の３乗（＝
８）枚接続し、かつ当該ラツクの数値設定器８を
２の２乗（＝４）に設定しておきさえすれば、各
カードに搭載された各チヤンネルの入力又は出力
回路は順次アドレス指定され、第４図示すデータ
バス１８を介して入力又は出力データの転送が正
常に行なわれることとなる。

一方、第８図に示す如く、例えば＃０ラツク内
に２の２乗（＝４）チヤンネル用カードを２の３
乗（＝８）枚接続し、当該ラツクの数値設定器を
２の０乗（＝１）に設定したとすれば、同図に示
す如く、各カードの第１チヤンネル目だけが実際
の入力又は出力回路として利用されることとな
り、各カードの残り３チヤンネル分は補助リレー
用のアドレスとして使用可能となる。つまり、第
２図に示す入出力メモリの前記３チヤンネル分に
対応するエリアを補助リレー用のアドレスとして
利用することができるのである。

すなわち、＃０ラツクにおいて数値２の０乗
（＝１）を設定すると、ラインセレクタ回路１３
の切替作用により、コネクタＣ０の端子DAB３
には、デジタルマルチコンパレータ１０の２の０
乗（＝１）出力が供給されることとなるため、こ
れにより各カード内のチヤンネル走査は行われ
ず、各カード内においては第１チヤンネルのみが
アドレス指定を受けることとなる。

更に、第９図に示す如く、＃０ラツクに２の０
乗（＝１）チヤンネル用のカードを２の３乗（＝
８）枚接続し、かつ当該ラツクの数値設定器８を
２の２乗（＝４）に設定したものとすれば、各カ
ードは第９図に示す如くアドレス指定を受けるこ
ととなり、同様にして空きチヤンネルを補助リレ
ー用エリアとして使用することが可能となる。す
なわち、数値設定器８を２の２乗（＝４）に設定
した場合、ラインセレクタ回路１３の切替作用に
よつて、コネクタＣ０の端子DAB３には、１カ
ード１チヤンネル選択回路１４の出力が供給され
ることとなり、これにより第９図に示すごときア
ドレス割り当てが行なわれる訳である。

かくして、この実施例に係わるPCによれば、
各入出力ラツクをCPUユニツトに対して順次い
もづる式に接続し、かつ必要に応じて数値設定器
８を切替設定することにより、各ラツク内の各コ
ネクタに２の０乗（＝１）又は２の２乗（＝４）
チヤンネルいずれのカードを接続した場合にも、
各カード内のチヤンネルにCPUから６本のアド
レスラインでアクセスすることができ、この種
PCにおけるアドレスバスの構成を極めて簡単な
ものとすることができるとともに、各ラツクの固
有アドレスを設定するための可変設定器を設けた
場合のように、アドレス設定誤りによる誤動作も
未然に防止することが可能となる。

なお、前記実施例においては、２の９乗ビツト
の広さを有する入出力アドレス空間を、１チヤン
ネルあたり２の３乗ビツトのアドレスからなる２
の６乗チヤンネルに分割し、かつ入力又は出力回
路を１チヤンネルあたり２の３乗（＝８）回路か
らなる２の０乗（＝１）、２の２乗（＝４）チヤ
ンネル数だけそれぞれ搭載した搭載チヤンネル数
の異なる２種類の入力又は出力カードを設け、更
に前記入力又は出力カードが接続可能な２の３乗
（＝８）個のカードコネクタを有する入出力ラツ
クを設けたプログラマブル・コントローラの入出
力装置によつて説明したが、この発明は前記実施
例に限定されるものではない。

すなわち、２のＫ乗ビツトの広さを有する入出
力アドレス空間を１チヤンネルあたり２のＬ乗ビ
ツトのアドレスからなる２の（Ｋ−Ｌ）乗チヤン
ネルに分割し、かつ入力又は出力回路を１チヤン
ネルあたり２のＬ乗回路数からなる２のＺ乗（Ｚ
＝M1、M2、……MP）チヤンネル数だけそれぞ
れ搭載した搭載チヤンネル数の異なるＰ種の入力
又は出力カードを設け、更に入力又は出力カード
が接続可能な２のＮ乗個のカードコネクタを有す
る入出力ラツクを設けたプログラマブル・コント
ローラの入出力装置に適用することができる。

そして、この場合、前記各入出力ラツクのそれ
ぞれには当該ラツクが初段ラツクとして使用され
る場合には、CPUのアドレスデータ送出端子へ
通ずる（Ｋ−Ｌ）本のアドレスラインの上位少な
くともＮ本へ接続され、かつ当該ラツクが次段以
降のラツクとして使用される場合には、各ラツク
のアドレスデータ送出端子へ接続されるアドレス
データ入力端子と、前記各チヤンネル数に対応す
る数値２のＺ乗の１つを切替設定可能な数値設定
器と、前記アドレスデータ入力端子から入力され
たアドレスデータに対して前記数値設定器の設定
数値を加算又は減算する減算回路と、前記演算回
路の演算結果に相当する数値データを前記数値設
定器における設定数値２のＺ乗に対応する特定の
数値データと大小比較し、その比較結果を前記設
定数値に対応する該当端子に出力するデジタルマ
ルチコンパレータと、前記演算回路の演算結果に
相当する数値データを後段の入出力ラツクへ送出
するためのアドレスデータ出力端子と、前記
CPUから出力される（Ｋ−Ｌ）本のアドレスラ
インの中から、前記数値設定器における設定数値
２のＺ乗及びコネクタ数２のＮ乗に対応するＮ本
のビツトライン（第２のＺ乗ビツト、２の（Ｚ＋
１）乗ビツト、……第２の（Ｚ＋Ｎ−１）乗ビツ
ト）を選択出力するラインセレクタ回路等を設け
れば良い。

更にこの場合、前記入出力ラツク内に設けられ
た各カードコネクタには、当該コネクタのラツク
内固有アドレス示すデータを出力するコネクタ固
有アドレス出力端子と、CPUのアドレスデータ
送出端子へ通ずる（Ｋ−Ｌ）本のアドレスライン
の中で、下位少なくともＰ本（但し、２のMP乗
は最大チヤンネル数）のライン（第２の０乗ビツ
ト、第２の１乗ビツト……第２の（Ｐ−１）乗ビ
ツト）へ接続され、かつ各チヤンネルのカード内
固有アドレスを示すデータを出力するチヤンネル
アドレス出力端子と、前記ラインセレクタ回路か
ら出力されＮ本のビツトラインに接続され、かつ
各コネクタに相当するラツク内固有アドレスを示
すデータを出力するコネクタ指定アドレス出力端
子と、前記デジタルマルチコンパレータの各出力
ラインに接続され、かつ当該ラツクの最大搭載チ
ヤンネル数がＮ×（２のM1乗）、Ｎ×（２のM2
乗）、……Ｎ×（２のMP乗）のいずれであるかを
示す信号を出力する複数本の最大チヤンネル数出
力端子とを設ければ良い。

更に前記各入力又は出力カードには、前記コネ
クタ固有アドレス出力端子へ接続可能なコネクタ
固有アドレス入力端子と、前記コネクタ指定アド
レス出力端子へ接続可能なコネクタ指定アドレス
入力端子と、前記チヤンネルアドレス出力端子を
構成する各ビツトラインの中で、当該カードの搭
載チヤンネル数に対応する１又は２以上のビツト
に接続可能なチヤンネルアドレス入力端子と、前
記最大チヤンネル数信号出力端子の中で、当該カ
ードの搭載チヤンネル数に対応する端子に接続可
能な最大チヤンネル数信号入力端子と、前記コネ
クタ固有アドレスデータ、前記コネクタ指定アド
レスデータ、前記チヤンネルアドレスデータ及び
前記最大チヤンネル数信号とに基づいて、該当す
るチヤンネルの入力又は出力回路回路を能動化す
る能動化制御回路とを設ければ良い。

以上の実施例の説明でも明らかなように、この
発明によれば、この種PCにおけるメーカ側にお
いてのシステム構成の自由度を大幅に向上させる
ことができるとともに、ユーザ側においてはラツ
クアドレスの設定誤り等による誤動作を未然に防
止することができ、この種PCの機能性信頼性を
著しく向上させかつコストダウンが可能となる。

【図面の簡単な説明】

第１図はPCの基本的なシステム構成を示すブ
ロツク図、第２図は入出力メモリの構成を示すメ
モリマツプ、第３図は入出力ラツクの接続関係
と、各ラツク内に接続されたカード内のアドレス
割り付けを示すブロツク図、第４図は入出力ラツ
ク内のインターフエイスの電気的な構成を示すブ
ロツク図、第５図は１チヤンネルカード用チヤン
ネル能動化回路の構成を示すブロツク図、第６図
は４チヤンネルカード用チヤンネル能動化回路の
構成を示すブロツク図、第７図はアドレスデータ
と各演算回路の出力との関係を示す図、第８図は
８チヤンネル用ラツクに32チヤンネルを搭載した
場合のアドレス割り付けを示す図、第９図は32チ
ヤンネル用ラツクに８チヤンネルを搭載した場合
のアドレス割り付けを示す図である。 １……入力回路、２……出力回路、３……ユー
ザプログラムメモリ、４……入出力メモリ、５…
…CPU、６……ワーキングメモリ、７……シス
テムプログラムメモリ、８……数値設定器、９…
…演算回路、１０……デジタルマルチコンパレー
タ、１１……２の０乗ビツト出力ライン、１２…
…２の２乗ビツト出力ライン、１３……ラインセ
レクタ回路、１４……１カード１チヤンネル選択
回路、１５……EOR回路群、１６……アンドゲ
ート、１７……チヤンネルデコーダ、１８……デ
ータバス、Ｔ０〜Ｔ２……下位アドレスデータ入
力端子、Ｔ３〜Ｔ５……アドレスデータ入力端
子、Ｔ３′〜Ｔ５′……アドレスデータ出力端子、
Ａ００〜Ａ０５……CPUへ通ずるアドレスライ
ン、Ｃ０〜Ｃ７……カードコネクタ、CS０〜SC
２……チヤンネルアドレス出力端子、AB０〜
AB２……コネクタ指定アドレス出力端子、AB
３，DAB３……最大チヤンネル数出力端子、CS
０′〜CS２′……コネクタ固有アドレス入力端子、
AB０′〜AB２′……コネクタ指定アドレス入力
端子、DAB０′，DAB１′……チヤンネルアドレ
ス入力端子、AB３′，DAB３′……最大チヤンネ
ル数信号入力端子。

Claims (1)

1. 【特許請求の範囲】 １ ２のＫ乗ビツトの広さを有する入出力アドレ
   ス空間を、１チヤンネルあたり２のＬ乗ビツトの
   アドレスからなる複数チヤンネルに分割し、かつ
   入力又は出力回路を１チヤンネルあたり２のＬ乗
   回路数からなる２のＺ乗（Ｚは相異なる複数個の
   整数）チヤンネル数だけそれぞれ搭載した搭載チ
   ヤンネル数の異なる複数種の入力又は出力カード
   を設け、更に前記入力又は出力カードが接続可能
   な２のＮ乗個のカードコネクタを有する複数個の
   入出力ラツクを設けたプログラマブル・コントロ
   ーラの入出力装置であつて； 前記各入出力ラツクのそれぞれには、当該ラツ
   クが初段ラツクとして使用される場合には、
   CPUから出力される（Ｋ−Ｌ）本のアドレスラ
   インの上位少なくともＮ本へ接続され、かつ当該
   ラツクが次段以降のラツクとして使用される場合
   には、各前段ラツクのＫ−Ｌ本のアドレスデータ
   送出端子へ接続されるＫ−Ｌ本のアドレスデータ
   入力端子と、 前記各チヤンネル数Ｚにそれぞれ対応する数値
   の１つを択一的に設定可能な数値設定器と、 前記アドレスデータ入力端子から入力されたア
   ドレス数値データに対して、前記数値設定器の設
   定数値を加算又は減算する演算回路と、 前記演算回路の演算結果に相当する数値データ
   を、前記数値設定器における設定数値２のＺ乗に
   対応する特定の数値データと大小比較し、その比
   較結果を各設定数値に対応する該当端子に出力す
   るデジタルマルチコンパレータと、 前記演算回路の演算結果に相当する数値データ
   を、後段の入出力ラツクへ送出するためのＫ−Ｌ
   本のアドレスデータ出力端子と、 前記CPUから出力されるＫ−Ｌ本のアドレス
   ラインの中から、前記数値設定器における設定数
   値（２のＺ乗）及び前記コネクタ数（２のＮ乗）
   によつて定められるＮ本のライン（第２のＺ乗ビ
   ツト、第２のＺ＋１乗ビツト、……第２のＺ＋Ｎ
   −１乗ビツト）を選択するラインセレクタ回路と
   が設けられ； 前記入出力ラツク内に設けられた各カードコネ
   クタには、当該コネクタのラツク内固有アドレス
   を示すデータを出力するコネクタ固有アドレス出
   力端子と、 CPUのアドレスデータ送出端子へ通ずるＫ−
   Ｌ本のアドレスラインの中で、下位少なくともＰ
   本（但し、２のＰ乗は入出力カードの最大チヤン
   ネル数）のライン（第２の０乗ビツト、第２の１
   乗ビツト……第２のＰ−１乗ビツト）へ接続さ
   れ、かつ各チヤンネルのカード内固有アドレスを
   示すデータを出力するチヤンネルアドレス出力端
   子と、 前記ラインセレクタ回路から出力されるＮ本の
   ライン（第２のＺ乗ビツト、第２のＺ＋１乗ビツ
   ト、……第２のＺ＋Ｎ−１乗ビツト）に接続さ
   れ、かつ各コネクタのラツク内固有アドレスを示
   すデータを出力するコネクタアドレス出力端子
   と、 前記デジタルマルチコンパレータの各出力ライ
   ンに接続され、かつ当該ラツクの最大搭載チヤン
   ネル数が、（２のＺ乗）×Ｎ（但し、Ｚは複数個の
   整数）のいずれであるかを示す１ビツト信号を出
   力する複数本の最大チヤンネル数出力端子とが設
   けられ； 前記各入力又は出力カードには、前記コネクタ
   固有アドレス出力端子へ接続可能なコネクタ固有
   アドレス入力端子と、 前記コネクタアドレス出力端子へ接続可能なコ
   ネクタ指定アドレス入力端子と、 前記チヤンネルアドレス出力端子を構成する各
   ビツトラインの中で、当該カードの搭載チヤンネ
   ル数に対応する１又は２以上のビツトに接続可能
   なチヤンネルアドレス入力端子と、 前記最大チヤンネル数信号出力端子の中で、当
   該カードの搭載チヤンネル数に対応する端子に接
   続可能な最大チヤンネル数信号入力端子と、 前記コネクタ固有アドレスデータ、前記コネク
   タ指定アドレスデータ、前記チヤンネルアドレス
   データ及び前記最大チヤンネル数信号とに基づい
   て、該当するチヤンネルの入力又は出力回路を能
   動化する能動化制御回路とが設けられ； 前記各入出力ラツクを各アドレスデータ入力端
   子及び出力端子を順次経由させていもづる式に接
   続するとともに、初段ラツクのアドレスデータ入
   力端子をCPUのアドレスデータ出力端子へ接続
   し、かつ各ラツクの数値設定器に適宜数値を設定
   することにより、２のＫ乗ビツトのアドレス空間
   を構成する任意のラツクの任意のカードの任意の
   チヤンネルにＫ−Ｌ本のアドレスラインでCPU
   からアクセス可能としたことを特徴とするプログ
   ラマブル・コントローラの入出力装置。