JPS5811103B2 - ハンドウタイメモリ - Google Patents
ハンドウタイメモリInfo
- Publication number
- JPS5811103B2 JPS5811103B2 JP50133078A JP13307875A JPS5811103B2 JP S5811103 B2 JPS5811103 B2 JP S5811103B2 JP 50133078 A JP50133078 A JP 50133078A JP 13307875 A JP13307875 A JP 13307875A JP S5811103 B2 JPS5811103 B2 JP S5811103B2
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- JP
- Japan
- Prior art keywords
- line
- semiconductor
- control
- semiconductor memory
- memory cell
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
- G11C11/403—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells with charge regeneration common to a multiplicity of memory cells, i.e. external refresh
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Computer Hardware Design (AREA)
- Non-Volatile Memory (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリに関する。
従来、トランジスタメモリセルの例は１９７２ＩＳＳＣ
Ｃ（Ｄｉｇｅｓｔｓ ｏｆ １９７２ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌＳｏｆｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ）Ｓｅｓｓｉｏｎｌ：Ｍｅｍ
ｏｒｙｌ：ＷＡＭｌ、５．”Ｓｕｒｆａｃｅ−Ｃｈａｒ
ｇｅＲＡＭｓｙｓｔｅｍ、”に記載されている。
Ｃ（Ｄｉｇｅｓｔｓ ｏｆ １９７２ Ｉｎｔｅｒｎａ
ｔｉｏｎａｌＳｏｆｉｄ ５ｔａｔｅ Ｃ１ｒｃｕｉｔ
ｓ Ｃｏｎｆｅｒｅｎｃｅ）Ｓｅｓｓｉｏｎｌ：Ｍｅｍ
ｏｒｙｌ：ＷＡＭｌ、５．”Ｓｕｒｆａｃｅ−Ｃｈａｒ
ｇｅＲＡＭｓｙｓｔｅｍ、”に記載されている。
しかし、このメモリはデータ線が拡散層のために自己整
合的に製造できないとか、困難なプロセスが必要である
などの欠点があった。
合的に製造できないとか、困難なプロセスが必要である
などの欠点があった。
本発明は、この欠点を取り除くためにメモリセル内に拡
散層を全く使わず、かつコンタクトの不要な高集積用メ
モリセルに関するもので、以下実施例によって詳細に説
明する。
散層を全く使わず、かつコンタクトの不要な高集積用メ
モリセルに関するもので、以下実施例によって詳細に説
明する。
第１図は、１ビツトのメモリセルすなわちＭｃを複数個
設けたレイアウトの実施例を示す平面図、第２図はＡ、
Ａ’切断面による断面図である。
設けたレイアウトの実施例を示す平面図、第２図はＡ、
Ａ’切断面による断面図である。
上記両面において、ＰはＰ型半導体基板で、その上に８
１０２の薄い酸化膜ＩＮＳを介してポリシリコンよりな
る加圧電極ＰＬとデータ線制御電極ＤＧを同一製造工程
で設ける。
１０２の薄い酸化膜ＩＮＳを介してポリシリコンよりな
る加圧電極ＰＬとデータ線制御電極ＤＧを同一製造工程
で設ける。
次いで厚さｔｌなるＳｉＯ２の厚い酸化膜ＩＮＳを塗布
し、この酸化膜の後述する図示のトランジスタＱの部分
をエツチングにより除去したのち、ｔｏなる厚さの薄い
酸化膜を塗布し、次いで第２層目のポリシリコン膜を設
けてワード線Ｗｏ％Ｗ３を形成する。
し、この酸化膜の後述する図示のトランジスタＱの部分
をエツチングにより除去したのち、ｔｏなる厚さの薄い
酸化膜を塗布し、次いで第２層目のポリシリコン膜を設
けてワード線Ｗｏ％Ｗ３を形成する。
ここで、ワード線はメモリセルＭＣに対して第１の制御
線を構成し、データ線制御電極と反転層で第２の制御線
を構成し、メモリセルはこれらの制御線の制御により読
出し、書込みが行われる。
線を構成し、データ線制御電極と反転層で第２の制御線
を構成し、メモリセルはこれらの制御線の制御により読
出し、書込みが行われる。
電極ＰＬは、高電圧ＶＤＤを印加して基板Ｐに破線で示
した反転層ＳＴＣを形成し、この反転層ＳＴＣと電極Ｐ
Ｉとの間のゲート容量で大きな記憶容量を構成する。
した反転層ＳＴＣを形成し、この反転層ＳＴＣと電極Ｐ
Ｉとの間のゲート容量で大きな記憶容量を構成する。
また、データ線制御電極ＤＧにも高電圧を印加し、基板
Ｐに破線で示した反転層ＣＨを形成する。
Ｐに破線で示した反転層ＣＨを形成する。
さらに前記Ｑ部分は、ワード線Ｗ２の電圧によりメモリ
セルＭＣ内の反転層ＳＴＣとＣＨの間をオン、オフさせ
る一種のトランジスタとして作用する。
セルＭＣ内の反転層ＳＴＣとＣＨの間をオン、オフさせ
る一種のトランジスタとして作用する。
このようにして製造された半導体メモリのメモリセルに
外部から情報を書込み、または読出す動作は以下の通り
である。
外部から情報を書込み、または読出す動作は以下の通り
である。
上述したように、データ線制御電極ＤＧには高レベルの
電圧が印加されており、その直下には反転層ＣＨが形成
されているから、上記のように構成されたメモリアレー
の外部の拡散層領域Ｋに与えた書込みデータは、ワード
線Ｗ２をオンとすることによってＱ領域を通ってメモリ
セルＭＣ内に書込まれる。
電圧が印加されており、その直下には反転層ＣＨが形成
されているから、上記のように構成されたメモリアレー
の外部の拡散層領域Ｋに与えた書込みデータは、ワード
線Ｗ２をオンとすることによってＱ領域を通ってメモリ
セルＭＣ内に書込まれる。
また読出しに際しては、同様にワード線Ｗ２をオンにし
、データ線制御電極ＤＧに高レベル電圧を与えることに
よって、メモリセルＭＣ内の記憶電圧はに部に取り出さ
れる。
、データ線制御電極ＤＧに高レベル電圧を与えることに
よって、メモリセルＭＣ内の記憶電圧はに部に取り出さ
れる。
ここで第１図の実施例において、通常のプロセスではデ
ータ線（第２制御線）を充放電する速度が遅くなる欠点
がある。
ータ線（第２制御線）を充放電する速度が遅くなる欠点
がある。
なぜならば、データ線を形成する反転層ＣＨとデータ線
制御電極ＤＧは一種のエンハンス型のＭＯＳトランジス
タともみなせるからである。
制御電極ＤＧは一種のエンハンス型のＭＯＳトランジス
タともみなせるからである。
そこで周知のように、デプレッション型のＭＯ８構造に
すれば、上記欠点は解消できる。
すれば、上記欠点は解消できる。
このためには、ｎチャネルＭＯ８を例にとると、反転層
ＣＨ部のシリコンと酸化膜の界面近傍のシリコン表面と
に不純物（リン）を、たとえばイオン打込み等の手段に
よって導入すればよい。
ＣＨ部のシリコンと酸化膜の界面近傍のシリコン表面と
に不純物（リン）を、たとえばイオン打込み等の手段に
よって導入すればよい。
この際、ＰＬとＤＧは同一マスクで製造する方が容易で
あることを考慮すれば、このマスクを利用して、ＰＬに
よる反転層ＳＴＣとＤＧによる反転層ＣＨを自己整合的
にＱの部分に対して不純物を導入すれば、ＣＨだけに導
入する場合に比べてマスクの数が少なくてすむ。
あることを考慮すれば、このマスクを利用して、ＰＬに
よる反転層ＳＴＣとＤＧによる反転層ＣＨを自己整合的
にＱの部分に対して不純物を導入すれば、ＣＨだけに導
入する場合に比べてマスクの数が少なくてすむ。
またＳＴＣ部に不純物を導入すると、よく知られている
ように、ＰＬに加わっている高電圧が変動しても、記憶
容量が実効的に大きくなるのでメモリセルのＳ／Ｎが向
上するという利点も生ずる。
ように、ＰＬに加わっている高電圧が変動しても、記憶
容量が実効的に大きくなるのでメモリセルのＳ／Ｎが向
上するという利点も生ずる。
なお、ＣＨ部にイオン打込みした場合にもＤＧに高レベ
ル電圧を加えておけば、ＣＨ部分を電子が高速に移動す
ることは自明である。
ル電圧を加えておけば、ＣＨ部分を電子が高速に移動す
ることは自明である。
すなわち、このＤＧに直流電圧を加えておけば、ＤＧと
ＣＨとで一種の配線を形成するとも考えられる。
ＣＨとで一種の配線を形成するとも考えられる。
また、パルス電圧でＤＧを制御することも可能である。
本実施例のように、ＣＨ郡部部下下リコンと酸化膜の界
面近傍にイオン打込みを行なう考え方は、周知のように
、電荷結合素子（Ｃｈａｒｇｅ−Ｃｏｕｐ−１ｅｄ Ｄ
ｅｖｉｃｅ）の分野で電極部にイオン打込みして転送効
率を上げ、高速にしようとする発想とよく似ている。
面近傍にイオン打込みを行なう考え方は、周知のように
、電荷結合素子（Ｃｈａｒｇｅ−Ｃｏｕｐ−１ｅｄ Ｄ
ｅｖｉｃｅ）の分野で電極部にイオン打込みして転送効
率を上げ、高速にしようとする発想とよく似ている。
本発明の断面構造は上記電荷結合素子と一見類似である
。
。
しかし、電荷結合素子はシフトレジスタしか実現できな
いのに対し、本発明ではランダムアクセスメモリも実現
できる。
いのに対し、本発明ではランダムアクセスメモリも実現
できる。
また、その平面構造は全く異なる。
なお、本発明は多数キャリヤを使った電荷移送素子の原
理を用いても容易に実現できることは自明である。
理を用いても容易に実現できることは自明である。
これをデータ線について施した場合の実施例を第３図に
示す。
示す。
すなわち、Ｐ型基板Ｐ上に８１０２の酸化膜ＩＮＳを介
してデータ線制御電極ＤＧを設け、Ｋ部のｎ＋拡散層に
接続されるように、不純物濃度が２×１０１６ｃｒ−３
程度の薄い（〜０．５μ）ｎ回度転層ＣＨをＤＧ下に形
成し、ＤＧにＯＶを印加すればよい。
してデータ線制御電極ＤＧを設け、Ｋ部のｎ＋拡散層に
接続されるように、不純物濃度が２×１０１６ｃｒ−３
程度の薄い（〜０．５μ）ｎ回度転層ＣＨをＤＧ下に形
成し、ＤＧにＯＶを印加すればよい。
以上説明したように、本発明によるときは、メモリセル
内にコンタクトと拡散層のないメモリを得ることができ
る。
内にコンタクトと拡散層のないメモリを得ることができ
る。
通常、集積度が高くなるにつれコンタクトの占める面積
が犬になるので、本発明によるメモリは高集積に適した
メモリということができる。
が犬になるので、本発明によるメモリは高集積に適した
メモリということができる。
また、メモリアレー内に拡散層がないので製造がきわめ
て容易であり、これが低価格化につながることは自明で
ある。
て容易であり、これが低価格化につながることは自明で
ある。
なお場合によってはメモリセル内で、Ｑ部分の直下以外
の個所に拡散層が形成されるようにすることもできる。
の個所に拡散層が形成されるようにすることもできる。
第１図は本発明による複数個のメモリセルを設けたメモ
リの実施例を示す平面図、第２図はＡ−Ａ′切断面によ
る断面を示す断面図、第３図は他の実施例を示す断面図
である。 １Ｎ５＝酸化膜、ＣＨ，ＳＴＣ・ｆ転層、ｗ。 〜Ｗ３・・・ワード線、ＤＧ・・・データ線制御電極、
ＰＩ・・・電極。
リの実施例を示す平面図、第２図はＡ−Ａ′切断面によ
る断面を示す断面図、第３図は他の実施例を示す断面図
である。 １Ｎ５＝酸化膜、ＣＨ，ＳＴＣ・ｆ転層、ｗ。 〜Ｗ３・・・ワード線、ＤＧ・・・データ線制御電極、
ＰＩ・・・電極。
Claims (1)
- 【特許請求の範囲】 １ 第１制御線と、上記第１制御線と交差する第２制御
線および上記交点に配置したメモリセルとを具備し、上
記第１制御線に電圧を印加することにより上記第２制御
線を介して上記メモリセルよりの信号を読出しまたは上
記メモリセルに信号を書込む半導体メモリにおいて、上
記第２制御線として半導体基板上に酸化膜を介して設け
られた制御電極線と、前記半導体基板中に前記制御電極
線に対向して形成される電荷移送路とからなる電荷移送
素子を用いることを特徴とする半導体メモリ。 ２、特許請求の範囲第１項記載の半導体メモリにおいて
、前記電荷移送路として前記データ線制御電極線の直下
に形成される反転層を用いることを特徴とする半導体メ
モリ。 ３ 特許請求の範囲第１項記載の半導体メモリにおいて
、前記電荷移送素子として、信号電圧が多数キャリアに
なるように、データ線制御電極電極線のほぼ直下に、酸
化膜を介して形成された半導体層より構成し、とのデー
タ線制御電極線と上記半導体層とで上記第２制御線を構
成することを特徴とする半導体メモリ。 ４ 特許請求の範囲第１項記載の半導体メモリにおいて
、前記メモリセルを電荷を記憶するための電荷蓄積素子
と、前記電荷移送素子と上記電荷蓄積素子間の電荷の授
受を制御するためのゲートより構成したことを特徴とす
る半導体メモリ。 ５ 第２制御線を形成するための反転層領域の半導体基
板の、前記酸化膜との境界面近傍に不純物を導入したこ
とを特徴とする特許請求の範囲第２項記載の半導体メモ
リ。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50133078A JPS5811103B2 (ja) | 1975-11-07 | 1975-11-07 | ハンドウタイメモリ |
| US05/713,580 US4086662A (en) | 1975-11-07 | 1976-08-11 | Memory system with read/write control lines |
| GB44896/76A GB1535250A (en) | 1975-11-07 | 1976-10-28 | Memory system |
| DE2650574A DE2650574B2 (de) | 1975-11-07 | 1976-11-04 | Halbleiter-Speicher |
| NL7612301A NL7612301A (nl) | 1975-11-07 | 1976-11-05 | Geheugenstelsel. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP50133078A JPS5811103B2 (ja) | 1975-11-07 | 1975-11-07 | ハンドウタイメモリ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5257741A JPS5257741A (en) | 1977-05-12 |
| JPS5811103B2 true JPS5811103B2 (ja) | 1983-03-01 |
Family
ID=15096321
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP50133078A Expired JPS5811103B2 (ja) | 1975-11-07 | 1975-11-07 | ハンドウタイメモリ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5811103B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01216063A (ja) * | 1988-02-23 | 1989-08-30 | Toyota Autom Loom Works Ltd | 水素エンジンの駆動装置 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB1374009A (en) * | 1971-08-09 | 1974-11-13 | Ibm | Information storage |
-
1975
- 1975-11-07 JP JP50133078A patent/JPS5811103B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01216063A (ja) * | 1988-02-23 | 1989-08-30 | Toyota Autom Loom Works Ltd | 水素エンジンの駆動装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5257741A (en) | 1977-05-12 |
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