JPS5811108B2 - ハンドウタイセイギヨセイリユウソウチ - Google Patents

Description

【発明の詳細な説明】 この発明は逆阻止三端子サイリスタ等の半導体制御整流
装置に係り、特に大きなターンオンロスを許容できるよ
うにしたものである。

半導体制御整流装置、例えば周知の逆阻止三端子サイリ
スタにあっては、第１図に示すようにＰ形エミッタ層Ｐ
Ｅ５Ｎ形エミッタ層ＮＥおよびこのエミツタ層間にはさ
まれたＮ形ベース層ＮＢ１Ｐ形ベース層ＰＢのＰＮＰＮ
４層から成り、そしてＰ形エミッタ層ＰＥにアノード電
極１０を、Ｎ形エミッタｆＮＥにカソード電極１１をそ
れぞれ形成し、さらにＮ形エミッタ層Ｎｉの中心部に位
置するベース層ＰＢにはゲート（制御）電極１３を形成
したものである。

しかるに、このように構成された逆阻止サイリスタにお
いて、ゲート電流を流してサイリスタをターンオンさせ
ると、Ｐ形ベース層ＰＢの横方向抵抗分による電圧降下
が生じ、このためゲート電流は矢印１４のような径路で
流れ、そしてこれによる主電流■は矢印１５のようにゲ
ート近傍のカソード領域の狭い領域で流れ始める。

すなわち、サイリスタの初期ターンオン面積は非常に狭
い部分に限定されてしまう。

このため、サイリスタのオン電流上昇率ｄｉ／ｄｔが大
きいと初期ターンオン領域の電流密度が非常に大きくな
り、多大のジュール熱を発生して、この領域が熱破壊さ
れてしまうおそれがあり、サイリスタの大容量化、高周
波化を計る上で大きな問題となっている。

そこで、従来においては上述の問題を改善するために、
サイリスタをセンターゲート構造、外周ゲート構造、あ
るいは補助サイリスタ構造にし、これによって、初期タ
ーンオン面積を拡大し、ａｉ／ａｔ耐量を向上させるよ
うにしていた。

しかし、これら方式においても高いｄｉ／ｂｔに対して
の耐量は満足できるものではない。

すなわち、初期ターンオンを、ゲート電極近傍のＮ形エ
ミッタ層ＮＥで同時に均一に行わせることは実際上不可
能に等しく、実際の初期ターンオン領域は限定されたも
のとなってしまい、このため、電流は局部的に集申し発
熱（ホットスポット）して依然として熱破壊されること
が多々ある。

また、このホットスポットの発生する領域は同一構造の
素子においても各素子間でバラツキが大きく、この領域
を正確に制御してすべての素子のｃｉ／ｃｔ耐量を向上
させることは製造プロセスの上で非常に困難である。

また、第２図ａ、ｂに示すようにゲート電極１３が形成
されるＰＢ層に補助エミツタ層２０を形成し、さらにこ
の補助エミツタ層２０とＰＢ層間にまたがって補助エミ
ッタ電極２１を形成して補助サイリスタを設けたサイリ
スタにおいても、その初期ターンオンは補助エミツタ層
２０のゲート電極近傍の周辺部２２で行われるものでは
なく、最初は直径２００ｍ以内の一つの狭い領域で起り
、次にゲート領域の周辺部に沿って２μ秒以内でターン
オン領域が拡がるものがほとんどである。

一例として、ｄｉ／ｄｔ＝１５０人／ｕｓｅｃ、アノー
ドカソード間電圧１，４００Ｖでサイリスタをターンオ
ンさせた場合、１００μｍＸ１００μｍの領域が初期タ
ーンオンすると、この初期ターンオン領域の温度は１．
０００℃以上にも達することが観測されている。

このように半導体が高い温度になると、サイリスクの特
性は劣化してしまい、最悪の場合には熱破壊されること
になる。

そして本願発明者の実験の結果では、ゲート領域周辺部
２２の一部２３の部分で熱破壊が生じていることが実際
に確認されている。

すなわち、カソード周辺部で生じる電流集中（ホットス
ポット）を防止し、ｄｉ／ｄｔ耐量の向上を目的として
改善された補助サイリスク構造のものであっても、補助
サイリスクの周辺部の一部２３にホットスポットが生じ
易く、しかも補助サイリスタ周辺部に生じるホットスポ
ットを防止することは、素子の製作上、拡散工程、ホト
エツチング工程などにおいて十分な注意を払っても不可
能である。

そこで、この発明は上記従来の欠点を解決するために、
カソード（または補助サイリスタ）とゲート電極間の電
気抵抗を一部分のみ低くすることにより初期ターンオン
面積を一定に制御し、ホットスポットの温度を素子の特
性劣化を生じさせる温度以下に制限するようにした半導
体制御整流装置を提供するにある。

以下、この発明の実施例を図面について詳細に説明する
。

第３図ａ、ｂはこの発明方式を補助サイリスタ付サイリ
スタに適用した場合の一例を示すもので、半導体基体３
０はＰ形エミッタ層ＰＦ、Ｎ形エミッタ層Ｎ。

およびこの両エミッタ層間にはさまれたＮ形およびＰ形
のベース層ＮＢ、ＰＢからなり、そしてＰ形エミッタ層
ＰＥおよびＮ形エミッタ層ＮＥの外表面にはそれぞれア
ノード電極３１およびカソード電極３２を形成すると共
に、Ｎ形エミッタ層Ｎ８で包囲されるＰ形ベース層ＰＢ
の外表面中央にはゲート電極３３を形成し、さらにこの
ゲート電極形成部のベース層ＰＢにはＮ形補助エミッタ
層３４を設けて、この補助エミツタ層３４とＮ形エミッ
タ層ＮＥ側ベース層ＰＢ間にまたがって補助エミッタ電
極３５が形成されている。

そして、ゲート電極３３と補助エミツタ層３４の扇形に
囲まれた領域３６の電気抵抗（インピーダンス）を他の
領域より小さくしてゲート電流を流れ易くし、この部分
のターンオンを促進しようとするものである。

また、領域３６のインピーダンスを小さくするためには
、この部分の不純物濃度を他の領域より高くすれば良い
。

第４図ａは従来におけるカソード側の不純物濃度分布を
示し、また、第４図すはこの発明におけるカソード側の
不純物濃度分布を示すもので、Ｐ形ベース層ＰＢの不純
物濃度分布４０′を従来における濃度分布４０′よりも
補助エミツタ層３４側においてその濃度をハツチング部
分４２に相当する分だけ高くする。

この場合、Ｐ形ベース層ＰＢの不純物濃度分布４０′を
得る前に領域３６をボロンの選択拡散により行う。

また、この時のボロン拡散は周知のデポジションとドラ
イブを複数回繰返すことにより形成する。

そして、領域３６の形成が完了したならば、次にアルミ
ニウム、あるいはカリウム等の不純物を拡散して第４図
すに示す不純物濃度分布４０′のベース層ＰＢを形成し
、さらに補助エミッタ層３４をリンの不純物拡散により
形成する。

また、上記のようにして形成される補助エミツタ層３４
の不純物濃度分布４１′と不純物濃度分布４２とが等し
くなる不純物濃度（Ｗｏｒｋｉｎｇ Ｐｏ１ｎｔ）は、
２Ｘ１０”７Ｃｒ−３以下が望ましい。

これは不純物濃度を上げ過ぎると補助エミツタ層３４か
らボロンを選択拡散した領域３６への電子の注入効率が
低下し、補助エミツタ層３４、Ｐ形ベース層ＰＢ、Ｎ形
ベース層ＮＢからなるトランジスタの電流増幅率が低下
してサイリスタがターンオンしにくくなるからである。

また、上記のような条件下で製作されたサイリスタを、
アノード・カソード間電圧１．４００Ｖ、ｄｉ／ｄｔ＝
１５０Ａ／μｓｅｃの条件のもとて単発パルスのターン
オン損失を測定し、これに伴う初期ターンオン領域の温
度上昇と初期ターンオン面積との関係を求めると、第５
図に示す結果力葎得られた。

すなわち、第５図は初期ターンオンから２μ秒までの間
のターンオン拡がりがないものとして計算から求められ
た値であって、単発パルスによる初期ターンオン領域の
温度上昇（最高温度）をシリコンの真性温度（約３００
Ｃ）以下におさえれば、繰返し周波数が５００Ｈｚ以下
の場合は素子の特性劣化はほとんどないものと考えられ
る。

したがって、第５図から明らかなように、初期ターンオ
ン面積が２．５Ｘ１０−２ｃｎ２以上になるようにサイ
リスタを設計すれば良いことになる。

すなわち、第６図に示すように少なくとも２．５×１０
−２ｃｍ２の領域が初期ターンオンするように、ベース
層ＰＢに含まれる不純物領域３６のうちの領域３６ａを
決定すれば良いことになる。

領域３６形成の一例として、サイリスタの電極及び不純
物領域の大きさを第７図に示す。

第７図において、Ｒ，＝１．５ｍｍ、Ｒ２＝２．５ｍｍ
、Ｒ３＝３．５ｍｍ、Ｒ４＝４．２ｍｍ、Ｒ５＝４．８
ｍｍ、Ｒ１１＝０．２ｍｍ。

Ｒ１２＝４，０ｍｍ、θ＝６０°であり、領域３６は扇
形をしている。

また、Ｐ形ベース層ＰＢ及び高濃度不純物領域３６のプ
ロファイルは第４図すに示す如くでありＰＢ層の表面不
純物濃度は約１×１０１８Ｃｒ−３，尚濃度領域のそれ
は約５Ｘ１０１８ｃｒ−３であり、ワーキングポイント
においては前者は約８Ｘ１０１６ｃｍ−３、後者は約１
．５Ｘ１０１７ｃｍ−３である。

Ｐ８層の厚みは表面から８０μｍ１高濃度領域のそれは
約４０μｍ、また、ワーキングポイントの表面からの深
さく補助エミツタ層３４の拡散深さ）は２０μｍである
。

なお、この発明は補助サイリスタを有する三端子逆阻止
サイリスタについて説明したが、これに限定されるもの
ではなく、補助ゲートのない普通のサイリスタの主カソ
ード電極に適用してもよく、さらに逆導通サイリスクに
も適用できることは勿論である。

以上のようにこの発明においては、制御電極を設けた導
電影領域（ＰＢ層）内で、制御電極から主電極（カソー
ド電極）もしくは補助電極に至る制御電流路の不純物濃
度を一部領域で高くして、その電気抵抗を小さくする。

例えば第３図に示すようにゲート電極３３から補助エミ
ツタ層３４および補助電極３５に至る電流路の一部電気
抵抗を小さくし、しかも補助エミツタ層３４の直下でも
ＰＢ層の横方向の抵抗３７を小さくしたので、制御電流
（ゲート電流）は領域３６内を補助エミツタ層３４直下
の奥深くまで容易に流れることができ、初期ターンオン
領域を拡げることができることになる。

したがって、従来のように狭い領域がターンオンするも
のに比し、初期ターンオン領域をかなり自由に制御する
ことができると共に、初期ターンオン領域の電流密度を
小さくして、この領域の温度上昇を低くおさえることが
できる。

したがってｄｉ／ｄｔ耐量の増大と、より高いオフ電圧
からのスイッチングも可能となり、大容量化、高周波化
のサイリスクを提供できる。

【図面の簡単な説明】

第１図は逆阻止サイリスタの楔形構造図、第２図は従来
における補助サイリスタを備えたサイリスタを示すもの
で、同図ａはその平面図、同図すはカソード部分の断面
図である。 第３図はこの発明を適用した補助サイリスタ付サイリス
タの一例を示すもので、同図ａはその平面図、同図すは
その断面図である。 第４図ａは従来におけるサイリスタのカソード側の不純
物濃度分布を示す図であり、同図すはこの発明にかかる
サイリスクのカソード側の不純物濃度分布を示す図であ
る。 さらに第５図は初期ターンオン領域の温度上昇と初期タ
ーンオン面積との関係を示す図、第６図はこの発明によ
り制御された初期ターンオン領域を示す説明図、第７図
はこの発明の具体的実施例の数値を示す説明図である。 ３０・・・・・・半導体基体、ＰＥ・・ＩＰ形エミッタ
層、Ｎｏ・・・・・・Ｎ形エミッタ層、ＮＢ・・ＩＮ形
ベース層、ＰＢ・・・・・・Ｐ形ベース層、３１・・・
・・・アノード電極、３２・・・・・・カソード電極、
３３・・・・・・ゲート電極、３４・・・・・・補助エ
ミツタ層、３５・・・・・・補助エミッタ電極、３６・
・・・・・一部領域。 １６７−

Claims (1)

【特許請求の範囲】
1. １ 相対向する第１、第２の主表面を有する半導体基体
   、この半導体基体内に形成され、上記第１の主表面に露
   出する第１導電形の第１のエミツタ層、上記半導体基体
   内に形成され、上記第１のエミツタ層と結合する第２電
   形の第１のベース層、上記半導体基体内に形成され、上
   記第１のベース層と接合すると共に上記第２の主表面に
   露出する第１導電形の第２のベース層、この第２のベー
   ス層内に上記第２の主表面に露出して形成された第２導
   電形の第２の千ミッタ層、上記第２の主表面上に設けら
   れ、上記第２のベース層にオーム接触する制御電極を備
   え、上記第２のベース層の上記制御電極下から上記第２
   のエミツタ層下に跨がる一部領域の不純物濃度を上記第
   ２のベース層の他領域より高くしたことを特徴とする半
   導体制御整流装置。