JPS5811135B2 - 分周回路 - Google Patents

Description

【発明の詳細な説明】 この発明は分周回路に関する。

分周回路の最小単位である１／２分周回路は通常６個程
度のゲートにより構成されるが、消費電力を減らし集積
度を上げるため特別な工夫を施して４個のゲートで構成
することも可能である。

その一例を第１図に示す。

即ち、基本的に４個のゲート０１〜Ｇ４で構成されてい
るが、回路の途中に遅延要素Ｄ１．Ｄ２を入れることで
分周動作を可能としている。

第１図の分周回路のクロックパルスＣＰと各ゲ−）Ｇ１
−Ｇ４の出力波形を第２図に示す。

この分周回路の場合、■の周期の間に３ケ所でゲート出
力パルスが変化している。

しかも、ゲートＧ２゜Ｇ３は出力端にそれぞれ遅延要素
Ｄ１．Ｄ２を含んでいるので変化に要する時間は他のゲ
ートよりも長い。

このことは、第１図の分周回路が正常に動作するために
は、クロックパルスＣＰの半周期のうちにこれら３つの
変化が完了していなげればならないことを意味する。

従って、この分周回路を低電流で動作させた場合、換言
すれば各ゲートの出力パルス変化時間が長くなった場合
にも確実に動作させるためには、■の期間が■の期間よ
りも長いようなりロックパルスであることが望まれる。

しかしながら、初段のクロックパルスを上記した条件を
満たすようにしても、第１図の分周回路を何段も接続し
た場合には、第２図に示すゲートＧ３の出力波形、即ち
Ｑ出力波形から分るとおり、２段目以降は■の期間と■
の期間が等しくなってしまう。

通常、回路全体での消費電力を最小にするためには、１
／２分周回路を何段も接続するに当って各段に供給する
電流を周波数に比例して減らすようにしである。

例えば初段への供給電流を１とすると２段目は１／２．
３段目は（１／２）２というように電流を減らす。

このように消費電力の低減を図るためには、何段つない
でも■の期間が■の期間よりも長くなるような回路構成
が望まれる。

この発明は上記した点に鑑みてなされたもので、基本的
に４個のナンドまたはノアゲートで構成され、かつ何段
接続しても低電力で動作せることを可能とした分周回路
を提供するものである。

ナントゲートを用いた場合のこの発明の一実施例を第３
図に示す。

即ち、第１〜第４のナントゲートＧ、１〜Ｇ１４により
構成され、第１、第２のゲートＧ１１．Ｇ１２の出力は
それぞれ第２、第１のゲートＧ１２．Ｇ１１の入力に帰
還され、第３、第４のゲートＧ１３−Ｇｌ４の出力はそ
れぞれ第４、第３のゲートＧ１４．Ｇ１３の入力に帰還
されている。

そして、第１のゲートＧ１１の出力は第３、第４のゲー
トＧ１３．Ｇ１４に入力され、第４のゲートＧ１４の出
力は第１のゲートＧ１１に帰還されていて、第１、第２
のゲートＧ１１．Ｇ１２に第１のクロックパルスＣＰを
入力し、第４のゲートＧ１４にこれと部分的に逆相のク
ロックパルスＣＰを入力するようになっている。

なお、第２のゲートＧ１２と第３のゲートＧ１３の出力
端には遅延要素Ｄｌｌ？Ｄ１２が設けられている。

これら遅延要素Ｄ１１．Ｄ１２は、それぞれ第２のゲー
トＧ１２の出力変化の遅れを第１のゲートＧｌｌのそれ
より大きくし、第３のゲートｃｔｓの出力変化の遅れを
第４のゲートＧ１４のそれより大きくするためのもので
ある。

この場合、遅延要素ＤｔｔｔＤ１２の働きとしてはゲー
ト出力が高レベル（論理”１”）から低レベル（論理“
０”）に変化する際の時間のみ遅くなればよいのであっ
て、低レベルから高レベルに変化する際の時間は遅れな
くてもよい。

ただし、ノアゲートで構成する場合にはこの関係が逆に
なるこのように構成された分周回路を安定に動作させる
ためには、クロックパルスｃｐ、ｃｐを第４図に示すよ
うに、共に低レベルとなることがないように作ることが
大切である。

ただしノアゲートで構成する場合には、共に高レベルと
なることがないようにする。

具体的な第３図の分周回路の動作タイミングチャートを
第５図に示す。

各ゲー）Ｇ１１〜Ｇ１４の出力パルス変化の順序は従来
の第１図の分周回路と同じであるが、クロックパルスの
期間■が■の２倍であり、ゲートＧ１３．Ｇ１４の出力
、即ちＱ、互出力がクロックパルスｃｐ、ｃｐと同じ時
間関係になっている。

つまり、Ｑ、Ｑ出力を次段のクロックパルスｃｐ、ｃｐ
とすることで、何段接続してもこの関係が維持され、従
って従来の分周回路に比べて低電力で動作させることが
可能になる。

次に、論理素子としてＩ２Ｌを用いた実施例につき説明
する。

■２Ｌは最初開発されたもので、等何回路で示すと第６
図のようにインバータ用ＮＰＮ）ランジスタＴ１と、こ
のトランジスタＴ１のベースにコレクタを、エミッタに
ベースを接続したインジェクタ用ＰＮＰ）ランジスタＴ
２とから構成される。

インバータ用トランジスタＴ１は通常のプレーナトラン
ジスタにおけるエミッタとコレクタを逆にしたいわゆる
逆構造パーティカルトランジスタにより構成され、イン
ジェクタ用トランジスタＴ２はそのコレクタ、ベースを
それぞれインバータ用トランジスタＴ１のベース、エミ
ッタと共用する形でラテラル構造のトランジスタとして
構成される。

そして、インジェクタ用トランジスタＴ２のエミッタに
外部電源ｖＥＥを印加して、このトランジスタＴ２を介
してインバータ用トランジスタＴ１のベースに電荷を供
給することにより論理動作を行わせるものである。

第６図の例ではインバータ用トランジスタＴ１をマルチ
コレクタ形式として３個の出力端０ＵＴ１〜０ＵＴ３を
設け、また３個の入力端ＩＮ１〜■Ｎ３を設けており、
この■２Ｌによるナントゲートの記号を以下の説明では
第７図のように表わすことにする。

このようなＩ２Ｌを用いた場合の第３図に対応する分周
回路は第８図のとおりである。

即ち、Ｉ２Ｌを用いた第１〜第４のナントゲートＧ２１
〜Ｇ２４から構成される。

この構成では第３図に示した遅要素Ｄ１１ｅＤ１２を省
いであるが、この点について説明すると次のとおりであ
る。

Ｉ２Ｌを用いた場合、正常動作させるための要点は、ク
ロックパルスＣＰにより低レベルに抑えられていた第１
、第２のゲートＧ２１．Ｇ２２の入力部の電位が、抑え
がとれて同時に低レベルから高レベルに向って上昇する
際に、第１のゲートＧ２１の方が第２のゲートＧ２１よ
り早く高レベルに達するようにすることである。

同様に第３、第４のゲートＧ２３．Ｇ２４についても、
第１のゲートＧ２１の出力による抑えがとれたときの立
上り時間を第３のゲートＧ２４の方が短かくなるように
設定する。

即ち、早く高レベルになった方がもう一方を低レベルに
抑え、結果として第２、第３のゲートＧ２２Ｇ２３の出
力に遅延要素を入れたと同じ効果を生むわけである。

具体的に、ゲート入力部の立上り時間に差をつけるには
、インジェクタ用トランジスタの形状を変えることによ
り容易に実現できる。

例えば、第２、第３のゲートＧ２２．Ｇ２３のインジェ
クタ用トランジスタによる供給電流が、第１、第４のゲ
ートＧ２１．Ｇ２４のそれの約１／２に設定する。

これによって、第２、第３のゲートＧ２２．Ｇ２３の入
力電位が低レベルから高レベルに変化するに要する時間
が、第１、第４のゲートＧ２１ｔＧ２４のそれに比べて
約２倍となり、安定した分周動作が可能となる。

ゲート入力部の立上り時間に差をつける手段として、イ
ンジェクタの形状を変えず、例えばコンデンサをつけて
ゲート入力部の静電容量の大きさに差をつけてもよい。

ただ、消費電力をできるだけ小さくするためには、イン
ジェクタによる供給電流を小さくして遅延要素に代える
方が望ましい第８図の分周回路の周波数と最低消費電力
の測定結果を第９図に示す。

第９図には、やはりＩ２孔を用いて構成した第１図に対
応する分周回路についての測定結果を従来例として示し
た。

この測定結果から明らかなように、この発明に係る分周
回路では従来のものより高周波で動作しており、同じ周
波数で比較すると消費電力が小さくなっている。

測定に供した実施例のものは、第１、第４のゲ−）Ｇ２
１−Ｇ２４のインジェクタ電流が第２、第３のゲートＧ
２２．Ｇ２３のそれより２倍流れるようにしたが、この
差がもう少し小さくても動作した。

ただし、１．３倍より小さくなると不安定になった逆に
差を大きくした場合には動作上は安定であるが、約２．
５倍を越えると動作周波数が低下して好ましくない。

この場合、安定度は動作周波数により異なるので、例え
ば動作周波数が高いときには供給電流比を大きくする等
の工夫をすればよい。

この発明に係る分周回路の内容を変更するには、セット
、リセット機能を持たせればよい。

第１０図〜第１２図はその例である。

第１０図の例では、セット信号Ｓ、リセット信号Ｒをイ
ンバータ１１５Ｉ２を介してそれぞれ第３、第４のゲー
トＧ２３゜Ｇ２４に入れるようにしている。

第１１図、第１２図の例ではＩ２孔を用いたナントゲー
トＧ。

１゜Ｇｏ２を設げ、その出力でゲートＧ２１〜Ｇ２４を
制御するようになっている。

セット、リセットには、このようにいくつかのやり方が
あるので、目的に応じて使いわければよい。

以上述べたように、この発明によれば、少ない素子数で
、多段接続しても低消費電力で動作させることができ、
従って集積度向上を図り得る分周回路を提供することが
できる。

なお、以上の説明ではＩ２孔を用いた多出力ナンドゲー
トを用いた実施例を中心にしたが、これは好ましい実施
例ということであって、この発明に係る分周回路はＣＭ
Ｏ８やＴＴＬを用いたナントゲートで構成することもで
きる。

また、負論理で動作させる場合にはナントゲートに代っ
てノアゲートを用いればよい。

更に、Ｉ２孔を用いた場合には、その性質から、低レベ
ルを出力するのにインジェクタからの供給電流を断つと
いう手段を用いてもよい。

その他、この発明はその趣旨を逸脱しない範囲で種々変
形実施することが可能である。

【図面の簡単な説明】

第１図は従来の分周回路の一例を示す図、第２図はその
動作タイミングチャート、第３図はこの発明に係る分周
回路の一例を示す図、第４図はその分周回路に用いる好
ましいクロックパルス波形を示す図、第５図は同じくそ
の分周回路の動作タイミングチャート、第６図はＩ２孔
の等価回路図、第７１はＩ２孔を用いたナントゲート記
号を示す図、第８図はＩ２孔を用いて構成したこの発明
に係る分周回路の一例を示す図、第９図はその周波数と
最低消費電力に関する測定結果を従来例と比較して示す
図、第１０図〜第１２図は第８図の分周回路をセット、
リセット機能を持たせた実施例を示す図である。 Ｇ１１．Ｇ２１・・・・・・第１のナントゲート、Ｇ１
２゜Ｇ２２・・・・・・第２のナントゲート、Ｇ１３．
Ｇ２３・・・・・・第３のナントゲート、Ｇ１４．Ｇ２
４・・・・・・第４のナントゲート、Ｄ１１ｔＤ１２・
・遅延要素。

Claims (1)

1. 【特許請求の範囲】 １ ナンドまたはノアゲートを４個用いて構成され、第
   １、第２のゲートの入力にそれぞれ第２、第１のゲート
   の出力を帰還し、第３、第４のゲートの入力にそれぞれ
   第４、第３のゲートの出力を帰還すると共に、第１のゲ
   ートの出力を第３、第４のゲートに入力し、かつ第４の
   ゲートの出力を第１のゲートの入力に帰還して第１、第
   ２のゲートに第１のクロックパルスを入力し、第４のゲ
   ートにこれと部分的に逆相の第２のクロックパルスを入
   力し、第１〜第４のゲートがナントゲートの場合には第
   １、第２のクロックパルスが同時に論理゛０”にならな
   いように、第１〜第４のゲートがノアゲートの場合には
   第１、第２のクロックパルスが同時に論理″１”になら
   ないようにし、更に第２のゲートの出力変化の遅れが第
   １のゲートのそれより大きくかつ第３のゲートの出力変
   化の遅れが第４のゲートのそれより大きくなるようにし
   たことを特徴とする分周回路。 ２ 第１〜第４の各ゲートは、インバータ用トランジス
   タと、このトランジスタのベースにコレクタを、エミッ
   タにベースを接続したこれと相補型のインジェクタ用ト
   ランジスタとからなる論理素子で構成され、第１のゲー
   ト入力部の電位の立上り時間を第２のゲートのそれより
   短かくすると共に、第４のゲート入力部の電位の立上り
   時間を第３のゲートのそれより短かくするようにした特
   許請求の範囲第１項記載の分周回路。 ３ ゲート入力部の電位の立上り時間に差をつける手段
   として、インジェクタ用トランジスタによる供給電流に
   差をつけるかまたはゲート入力部の静電容量の大きさに
   差をつげるようにした特許請求の範囲第２項記載の分周
   回路。