JPS58111450A - デ−タの標本化速度変換回路 - Google Patents
デ−タの標本化速度変換回路Info
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- JPS58111450A JPS58111450A JP20798381A JP20798381A JPS58111450A JP S58111450 A JPS58111450 A JP S58111450A JP 20798381 A JP20798381 A JP 20798381A JP 20798381 A JP20798381 A JP 20798381A JP S58111450 A JPS58111450 A JP S58111450A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03L—AUTOMATIC CONTROL, STARTING, SYNCHRONISATION OR STABILISATION OF GENERATORS OF ELECTRONIC OSCILLATIONS OR PULSES
- H03L7/00—Automatic control of frequency or phase; Synchronisation
- H03L7/06—Automatic control of frequency or phase; Synchronisation using a reference signal applied to a frequency- or phase-locked loop
- H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
- H03L7/18—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop
- H03L7/183—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using a frequency divider or counter in the loop a time difference being used for locking the loop, the counter counting between fixed numbers or the frequency divider dividing by a fixed number
Landscapes
- Time-Division Multiplex Systems (AREA)
- Transmission Systems Not Characterized By The Medium Used For Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（１）発明の技術分野
本発明は、データの標本化速度変換回路に関し、４１に
相異攻る標本化周波数間における相互ディジタル接続を
行う九めのデータの標本化速度変換−＠ＫＨする。
相異攻る標本化周波数間における相互ディジタル接続を
行う九めのデータの標本化速度変換−＠ＫＨする。
偉） 技術の背景
一般に、異１１ｊｌＡ本化周波数間における相互ディジ
タル接続上行う場合に、ディジタルフィルタ部に用いる
ディジタルデータ読込み回路においてデータＱ標本化速
度変換囲路が必要である。
タル接続上行う場合に、ディジタルフィルタ部に用いる
ディジタルデータ読込み回路においてデータＱ標本化速
度変換囲路が必要である。
例えば、映俸信号を例にとると、一方の装置の標本化周
波数が１３１５・ｆｓａ（ｆｓｃはサブキャリア周波数
）であシ、他方の装置の標本化周波数が４・ｆｓｃ
である場合に、１３１５壷ｆｍｃから４・ｆｓｃへの速
度変換を行うことが必要である。
波数が１３１５・ｆｓａ（ｆｓｃはサブキャリア周波数
）であシ、他方の装置の標本化周波数が４・ｆｓｃ
である場合に、１３１５壷ｆｍｃから４・ｆｓｃへの速
度変換を行うことが必要である。
（３）従来技術と問題点
従来、前記の如き標本化速度変換１１ｉ１としては、第
１図に水爆れるように入力データｔ−２０倍の標本化周
波数において標本化し、５２・ｆｓｃの標本化データを
形成した後に、標本データ上１３分の１に低減して、４
・ｆｓｃの標本化周波数において出力することように構
成することが一般的である。ところが、このような構成
においては、回路における蛾大周波数は５２・ｆ ｓ
ｃ （１８６ＭＨｚ）になル、超高速回路が必要とな９
、夾現が困難であり、また実現できたとしても非常に鵬
価格になるとφう問題がある。
１図に水爆れるように入力データｔ−２０倍の標本化周
波数において標本化し、５２・ｆｓｃの標本化データを
形成した後に、標本データ上１３分の１に低減して、４
・ｆｓｃの標本化周波数において出力することように構
成することが一般的である。ところが、このような構成
においては、回路における蛾大周波数は５２・ｆ ｓ
ｃ （１８６ＭＨｚ）になル、超高速回路が必要とな９
、夾現が困難であり、また実現できたとしても非常に鵬
価格になるとφう問題がある。
（４）発明の目的
本発明の主な目的は、前記の従来形の問題点くかんがみ
、ＩＩ数個のレジスタにおいて入力データｔＪｌｌなる
位相にて胱込み選択的に出力するという着想にもとづき
、超高速回路を必要とせず経済的な構成が可能である、
データの標本化速度変換回路を提供することにある。
、ＩＩ数個のレジスタにおいて入力データｔＪｌｌなる
位相にて胱込み選択的に出力するという着想にもとづき
、超高速回路を必要とせず経済的な構成が可能である、
データの標本化速度変換回路を提供することにある。
（５） 発明の構成
本発明におｉては、相異なる標本化周波数間における相
互ディジタル接続を行うための標本化速度変換回路であ
って、入力データを第１の標本化周波数にて相異なる位
相において読込む複数個のレジスタと、鋏複数備のレジ
スタの出力が入力される選択回路とを有し、腋選択回路
において腋複数個のレジスタの出力のうちの１つが所定
の順序に従って選択され、出力データとして第２の標本
化周波数におりて出力されること′を特徴とするデータ
の標本化速度変換回路が提供される。
互ディジタル接続を行うための標本化速度変換回路であ
って、入力データを第１の標本化周波数にて相異なる位
相において読込む複数個のレジスタと、鋏複数備のレジ
スタの出力が入力される選択回路とを有し、腋選択回路
において腋複数個のレジスタの出力のうちの１つが所定
の順序に従って選択され、出力データとして第２の標本
化周波数におりて出力されること′を特徴とするデータ
の標本化速度変換回路が提供される。
（６）発明の実施例
本発明の一実施例としてのｒ−夕の標本化迷［変換回路
か＠２図に示される。第２図の回路において、２１．２
２＃ｆ：分局回路、２３Ｆ１位相比較回路、２４＃ｉ低
域通過フィルタ、２５は電圧制御発振回路、２６，２７
，２８は入力レジスタ回路、２９は反転回路、３ｏＩＩ
′ｉ適択回路、３１は出力レジスタ（ロ）路である。
か＠２図に示される。第２図の回路において、２１．２
２＃ｆ：分局回路、２３Ｆ１位相比較回路、２４＃ｉ低
域通過フィルタ、２５は電圧制御発振回路、２６，２７
，２８は入力レジスタ回路、２９は反転回路、３ｏＩＩ
′ｉ適択回路、３１は出力レジスタ（ロ）路である。
第２囮の回路において、周波数１３１５・ｆｅｅｌクロ
ック値号ＣＬＫＩはｌ／１３分周（ロ）路２１に入力さ
れる。クロック信号ＣＬＫＩはまた、人力レジスタ回路
２６．２８のりｐツク人力および反転ＩｇＩｗｒ２９に
入力される。”／１３分周回路２１の出力および”／２
０分周圓ｗｒ２２の出力はそれぞれ位相比較回路２３に
入力される１位相比較回路２３の出力鉱、低域通過フィ
ルタ２４および電圧制−見振回路２５ｔ−介して”／２
０分周ＦｊＸＸＡ路２２に入力され１それによシ位相同
期ループが形成される。
ック値号ＣＬＫＩはｌ／１３分周（ロ）路２１に入力さ
れる。クロック信号ＣＬＫＩはまた、人力レジスタ回路
２６．２８のりｐツク人力および反転ＩｇＩｗｒ２９に
入力される。”／１３分周回路２１の出力および”／２
０分周圓ｗｒ２２の出力はそれぞれ位相比較回路２３に
入力される１位相比較回路２３の出力鉱、低域通過フィ
ルタ２４および電圧制−見振回路２５ｔ−介して”／２
０分周ＦｊＸＸＡ路２２に入力され１それによシ位相同
期ループが形成される。
従って、電圧制御発振回路２５の出力クロック信号ＣＬ
Ｋ２は、（１３１５） −（２０／１３） −ｆａｃ＊
２０・ｆｓｃ の周波数を有する。
Ｋ２は、（１３１５） −（２０／１３） −ｆａｃ＊
２０・ｆｓｃ の周波数を有する。
人力レジスタ２６のデータ入力端子には、入力データ列
が入力される。入力レジスタ２６の出力は、入力レジス
タ２７のデータ入力端子に入力されるとともに選択回路
３０に入力される。入力レジメタ２７のタロツク入力端
子には反転回ｗｒ２９の出力が入力される。入力レジス
タ２７の出力は、入力レジスタ２８のデータ入力端子に
入力されるとと４に選択−ＩＮ８Ｇに入力嘔れる。入力
レジスタ２８の出力紘遇択−路３０に入力される。従っ
テ、入力レジスタ２６．２７．２８の出力には、ＩＩ３
図に示されるような、標本化周波数（１３１５）・ｆｓ
ｃの位相の異なる３つのデータ列ＤＡＴＡ−Ａ。
が入力される。入力レジスタ２６の出力は、入力レジス
タ２７のデータ入力端子に入力されるとともに選択回路
３０に入力される。入力レジメタ２７のタロツク入力端
子には反転回ｗｒ２９の出力が入力される。入力レジス
タ２７の出力は、入力レジスタ２８のデータ入力端子に
入力されるとと４に選択−ＩＮ８Ｇに入力嘔れる。入力
レジスタ２８の出力紘遇択−路３０に入力される。従っ
テ、入力レジスタ２６．２７．２８の出力には、ＩＩ３
図に示されるような、標本化周波数（１３１５）・ｆｓ
ｃの位相の異なる３つのデータ列ＤＡＴＡ−Ａ。
ＤＡＴＡ−Ｂ 、ＤＡＴＡ−Ｃ−ｆｉ得られる。
選択回路３０には、分周回路２２の計数状１１に応じた
選択信号ＳＥＬが入力される。前記の選択信号ＳＥＬ、
は、第３図に水爆れるように前記の３つのデータ列ＤＡ
ＴＡ−Ａ、ＤＡＴＡ−Ｂ。
選択信号ＳＥＬが入力される。前記の選択信号ＳＥＬ、
は、第３図に水爆れるように前記の３つのデータ列ＤＡ
ＴＡ−Ａ、ＤＡＴＡ−Ｂ。
ＤＡＴＡ−Ｃのうちからデータの状態が安定しているも
の管選択するように構成される。選択回路３０の出力は
出力レジスタ３１のデータ入力端子に入力されるゎ出力
レジスタ３１のクロック入力端子には、電圧制御発振（
９）路２５の出力クロック信号ＣＬＫ２が入力される。
の管選択するように構成される。選択回路３０の出力は
出力レジスタ３１のデータ入力端子に入力されるゎ出力
レジスタ３１のクロック入力端子には、電圧制御発振（
９）路２５の出力クロック信号ＣＬＫ２が入力される。
出力レジスタの出力においては、ｇａ図に示されるよう
に、標本化周波数４・ｆａｃを有する出力データ列ＤＡ
ＴＡ−ＯＰが得られる。第３図かられかるように出方デ
ータ列ＤＡＴＡ−ＯＰにおいては、入力データの標本の
１ｓが重複されている。
に、標本化周波数４・ｆａｃを有する出力データ列ＤＡ
ＴＡ−ＯＰが得られる。第３図かられかるように出方デ
ータ列ＤＡＴＡ−ＯＰにおいては、入力データの標本の
１ｓが重複されている。
前記の説明から明らかなように、第２図の回路における
最大動作周波数は、ＷＬ１図の回路よりも低く４・ｆａ
ｃ＠度である。
最大動作周波数は、ＷＬ１図の回路よりも低く４・ｆａ
ｃ＠度である。
（７）発明の効果
本発明によれは、超高゛速回路を必要とせずに安定なデ
ータ読込みを行うことができる、経済的なデータの標本
化速度変換回路が提供され得る。
ータ読込みを行うことができる、経済的なデータの標本
化速度変換回路が提供され得る。
第１図拡、従来形のデータの標本化速度変換回路の囲路
図、 第２図は、本発明の一実施例としてのデータの標本化速
度変換回路の回路図、 第３図は、Ｗ４２図の回路におけるデータ列を示す図で
ある。 （符号の説明） １１・・・周波増倍囲路、１２・・・分周回路、１３゜
１４．１５・・・レジスタ回路、２１．２２・・・分局
回路、２３・・・位相比較回路、２４・・・低域通過フ
ィルタ、２５・・・電圧制御発振回路、２６，２７．２
８・・・入力レジスタ、２９・・・反転回路、３０・・
・選択回路、３１・・・出力レジスタ。 特許出願人 冨士通株式金社 特許出願代理人 弁理士 實 木 朗 弁理士 西、舘和 之 弁理士 内田幸男 弁理士 山 口 昭 之
図、 第２図は、本発明の一実施例としてのデータの標本化速
度変換回路の回路図、 第３図は、Ｗ４２図の回路におけるデータ列を示す図で
ある。 （符号の説明） １１・・・周波増倍囲路、１２・・・分周回路、１３゜
１４．１５・・・レジスタ回路、２１．２２・・・分局
回路、２３・・・位相比較回路、２４・・・低域通過フ
ィルタ、２５・・・電圧制御発振回路、２６，２７．２
８・・・入力レジスタ、２９・・・反転回路、３０・・
・選択回路、３１・・・出力レジスタ。 特許出願人 冨士通株式金社 特許出願代理人 弁理士 實 木 朗 弁理士 西、舘和 之 弁理士 内田幸男 弁理士 山 口 昭 之
Claims (1)
- 相異なる標本化周波数間における相互ディジタル接続を
行うためのデータの標本化速度変換回路であって、入力
データを第１の標本化周波数にて相異なる位相において
読込む複数個のレジスタと、鋏複数個のレジスタの出力
が入力される選択回路とを有し、鋏選択回路において腋
複数憫のレジスタの出力のうちの１つが所定の順序に従
って選択され、出力データとして第２の標本化周波数に
おいて出力されることヲ轡黴とする、データの標本化速
度変換回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20798381A JPS58111450A (ja) | 1981-12-24 | 1981-12-24 | デ−タの標本化速度変換回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP20798381A JPS58111450A (ja) | 1981-12-24 | 1981-12-24 | デ−タの標本化速度変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58111450A true JPS58111450A (ja) | 1983-07-02 |
| JPH0117618B2 JPH0117618B2 (ja) | 1989-03-31 |
Family
ID=16548731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP20798381A Granted JPS58111450A (ja) | 1981-12-24 | 1981-12-24 | デ−タの標本化速度変換回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58111450A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253311A (ja) * | 1984-05-30 | 1985-12-14 | Hitachi Ltd | デイジタルフイルタ |
| US5020053A (en) * | 1989-04-17 | 1991-05-28 | Fujitsu Limited | Channel access system |
-
1981
- 1981-12-24 JP JP20798381A patent/JPS58111450A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60253311A (ja) * | 1984-05-30 | 1985-12-14 | Hitachi Ltd | デイジタルフイルタ |
| US5020053A (en) * | 1989-04-17 | 1991-05-28 | Fujitsu Limited | Channel access system |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0117618B2 (ja) | 1989-03-31 |
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