JPS5811653B2 - マイクロプログラム制御方式 - Google Patents
マイクロプログラム制御方式Info
- Publication number
- JPS5811653B2 JPS5811653B2 JP49088886A JP8888674A JPS5811653B2 JP S5811653 B2 JPS5811653 B2 JP S5811653B2 JP 49088886 A JP49088886 A JP 49088886A JP 8888674 A JP8888674 A JP 8888674A JP S5811653 B2 JPS5811653 B2 JP S5811653B2
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- JP
- Japan
- Prior art keywords
- microinstruction
- buffer circuit
- ros
- microinstructions
- block
- Prior art date
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- Expired
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Description
【発明の詳細な説明】
本発明はマイクロプログラムに依って制御される電子言
１算機等の情報処理装置に於けるマイクロプログラム制
御方式に関する。
１算機等の情報処理装置に於けるマイクロプログラム制
御方式に関する。
一般にマイクロプログラムに依って制御される電子計算
機は第１図に示す如く、マイクロインストラクションが
記憶されているＲＯ８（読み出し専用記憶装置）１と、
該ＲＯ８Ｉのアクセス番地を指定するマイクロプログラ
ムカウンタ（以下ＭＰＣと略す）２と、該ＲＯ８Ｉから
読み出されて来るマイクロインストラクションを一時的
に貯える第１のバッファ回路３と、から成る中央処理装
置（以下ＣＰＵと略す）４、並びに該ＣＰＵ４から得ら
れるマイクロインストラクションに依って制御される適
数個のデバイス５，５・・・から構成されており、この
各デバイス５，５・・・には夫々上記第１のバッファ回
路３から得られるマイクロインストラクションを一時的
に貯える第２のバッファ回路６，６・・・が設けられて
いる。
機は第１図に示す如く、マイクロインストラクションが
記憶されているＲＯ８（読み出し専用記憶装置）１と、
該ＲＯ８Ｉのアクセス番地を指定するマイクロプログラ
ムカウンタ（以下ＭＰＣと略す）２と、該ＲＯ８Ｉから
読み出されて来るマイクロインストラクションを一時的
に貯える第１のバッファ回路３と、から成る中央処理装
置（以下ＣＰＵと略す）４、並びに該ＣＰＵ４から得ら
れるマイクロインストラクションに依って制御される適
数個のデバイス５，５・・・から構成されており、この
各デバイス５，５・・・には夫々上記第１のバッファ回
路３から得られるマイクロインストラクションを一時的
に貯える第２のバッファ回路６，６・・・が設けられて
いる。
而してＭＰＣ２の内容に基いてＲＯ８１がアクセスされ
て該ＲＯ８１からマイクロインストラクションが第１の
バッファ回路３に読み出されてバス７を介して夫々のデ
バイス５，５・・・の第２のバッファ回路６，６・・・
に転送されて、各デバイス５゜５・・・でそのマイクロ
インストラクションに応じた処理が実行される。
て該ＲＯ８１からマイクロインストラクションが第１の
バッファ回路３に読み出されてバス７を介して夫々のデ
バイス５，５・・・の第２のバッファ回路６，６・・・
に転送されて、各デバイス５゜５・・・でそのマイクロ
インストラクションに応じた処理が実行される。
然るに一般に第１のバッファ回路３からマイクロインス
トラクションを各デバイス５，５・・・に転送する為の
バス７はこのマイクロインストラクションが多数ビット
で構成されているので、多数のラインを必要とし、この
デバイス５，５・・・の数が増加すると多数のラインか
ら成るバス７の配線が電子計算機を構成する上で大きな
負担となる。
トラクションを各デバイス５，５・・・に転送する為の
バス７はこのマイクロインストラクションが多数ビット
で構成されているので、多数のラインを必要とし、この
デバイス５，５・・・の数が増加すると多数のラインか
ら成るバス７の配線が電子計算機を構成する上で大きな
負担となる。
本発明は斯る難点を改善すべく為されたものであって、
以下に第２図以降を参照しつつ詳述する。
以下に第２図以降を参照しつつ詳述する。
第２図に於いて、Ｌ２，３，４，５，６．７は夫々第１
図と同様にＲＯ８，ＭＰＣ１第１のバッファ回路、ＣＰ
Ｕ、デバイス、第２のバッファ回路、バス、を夫々示し
ており、上記ＲＯ８１はマイクロインストラクションの
前半、並びに後半を夫々別個に記憶している第１、第２
のＲＯ８１１１２から構成されているＲＯＳブロックで
あり、第１のバッファ回路３はＲＯ８Ｉから読み出され
て来るマイクロインストラクションの前半並びに後半の
みが順々に一時的に貯え得る機能を有しており、また第
２のバッファ回路６はマイクロインストラクションの前
半並びに後半を尋問的に貯える一対のバッファ回路６１
．６２から成っている。
図と同様にＲＯ８，ＭＰＣ１第１のバッファ回路、ＣＰ
Ｕ、デバイス、第２のバッファ回路、バス、を夫々示し
ており、上記ＲＯ８１はマイクロインストラクションの
前半、並びに後半を夫々別個に記憶している第１、第２
のＲＯ８１１１２から構成されているＲＯＳブロックで
あり、第１のバッファ回路３はＲＯ８Ｉから読み出され
て来るマイクロインストラクションの前半並びに後半の
みが順々に一時的に貯え得る機能を有しており、また第
２のバッファ回路６はマイクロインストラクションの前
半並びに後半を尋問的に貯える一対のバッファ回路６１
．６２から成っている。
尚上記バス７はマイクロインストラクションの全ビット
数に該当するラインで構成されるのではなく全ビット数
の半分に該当するラインから成っている。
数に該当するラインで構成されるのではなく全ビット数
の半分に該当するラインから成っている。
次に斯る構成に於ける動作について記述する。
この構成に於ける１マイクロインストラクシヨンの実行
時間Ｔを３分してＴ１．Ｔ２．Ｔ３と規定すると、第１
のバッファ回路３の動作を制御するクロックパルスとし
てＴ３の逆パルスＴ３が用いラレ第２のバッファ回路６
１．６２のクロックパルスとしてはＴ１、特にその一方
６１はＴ１の立ち上りが、又他方６２はＴ１の立ち下り
が用いられる。
時間Ｔを３分してＴ１．Ｔ２．Ｔ３と規定すると、第１
のバッファ回路３の動作を制御するクロックパルスとし
てＴ３の逆パルスＴ３が用いラレ第２のバッファ回路６
１．６２のクロックパルスとしてはＴ１、特にその一方
６１はＴ１の立ち上りが、又他方６２はＴ１の立ち下り
が用いられる。
而してタイミングＴ１に於いてはＭＰＣ２でアドレス計
算を行い、Ｔ２に於いてはＴ１で計算されたアドレスに
基いてＲＯＳブロック１がアクセスされ、マイクロイン
ストラクションの前半がパルスＴ３の立ち下りに同期し
て第１のバッファ回路３に読み込まれ、次のタイミング
Ｔ３に於いてはＴ□で割算されたアドレスに基いてＲＯ
Ｓブロック１がアクセスされマイクロインストラクショ
ンの後半がパルスＴ３の立ち上りに同期して第１のバッ
ファ回路３に読み込まれると同時に既にこの第１のバッ
ファ回路３に読み込まれていたマイクロインストラクシ
ョンの前半はバス７を介シテ各デバイス５，５・・・の
第２のバッファ回路の一方５１にＴ１の立ち上りに同期
して転送される。
算を行い、Ｔ２に於いてはＴ１で計算されたアドレスに
基いてＲＯＳブロック１がアクセスされ、マイクロイン
ストラクションの前半がパルスＴ３の立ち下りに同期し
て第１のバッファ回路３に読み込まれ、次のタイミング
Ｔ３に於いてはＴ□で割算されたアドレスに基いてＲＯ
Ｓブロック１がアクセスされマイクロインストラクショ
ンの後半がパルスＴ３の立ち上りに同期して第１のバッ
ファ回路３に読み込まれると同時に既にこの第１のバッ
ファ回路３に読み込まれていたマイクロインストラクシ
ョンの前半はバス７を介シテ各デバイス５，５・・・の
第２のバッファ回路の一方５１にＴ１の立ち上りに同期
して転送される。
更にその次のマイクロインストラクションに該当するＴ
１に於いては次のマイクロインストラクションのアドレ
ス言１算をＭＰＣ２で行なうと共に第１のバッファ回路
３にあるマイクロインストラクションをバス７を介して
第２のバッファ回路の他方６２にＴ１の立り下りに同期
して転送させる。
１に於いては次のマイクロインストラクションのアドレ
ス言１算をＭＰＣ２で行なうと共に第１のバッファ回路
３にあるマイクロインストラクションをバス７を介して
第２のバッファ回路の他方６２にＴ１の立り下りに同期
して転送させる。
その結果、この時点てマイクロインストラクションの全
てが各デバイス５，５・・・の第２のバッファ回路６Ｌ
６２に転送された事となり、完全な形でマイクロインス
トラクションが各デバイス５，５・・・側で得られ、こ
のバッファ回路６Ｌ６２から各デバイス５，５・・・毎
に適宜マイクロインストラクションを読み出してマイク
ロプログラムを実行する。
てが各デバイス５，５・・・の第２のバッファ回路６Ｌ
６２に転送された事となり、完全な形でマイクロインス
トラクションが各デバイス５，５・・・側で得られ、こ
のバッファ回路６Ｌ６２から各デバイス５，５・・・毎
に適宜マイクロインストラクションを読み出してマイク
ロプログラムを実行する。
本発明は以上の説明から明らかな如く、マイクロインス
トラクションを前半と後半とに分けると共に１マイクロ
インストラクシヨンの実行時間を３分し、その最初のタ
イミングでアドレス計算をし、次のタイミングでマイク
ロインストラクションの前半をバッファ回路に読み出し
、更に次のタイミングで後半を読み出し、マイクロイン
ストラクションを時分割的に各デバイスに転送している
ので、ＣＰＵと各デバイスとの間でマイクロインストラ
クションを転送する為のバスを構成するラインの数が減
少し、配線に対する負担が軽くなる。
トラクションを前半と後半とに分けると共に１マイクロ
インストラクシヨンの実行時間を３分し、その最初のタ
イミングでアドレス計算をし、次のタイミングでマイク
ロインストラクションの前半をバッファ回路に読み出し
、更に次のタイミングで後半を読み出し、マイクロイン
ストラクションを時分割的に各デバイスに転送している
ので、ＣＰＵと各デバイスとの間でマイクロインストラ
クションを転送する為のバスを構成するラインの数が減
少し、配線に対する負担が軽くなる。
第１図は電子計算機の構成を示すブロック図、第２図は
本発明方式を実施する際の構成を示すブロック図、第３
図はその動作説明の為のタイムチャー トであって、１
はＲＯ８，２はＭＰＣ１３゜６．６Ｌ６２はバッファ回
路、７はバス、を夫夫示している。
本発明方式を実施する際の構成を示すブロック図、第３
図はその動作説明の為のタイムチャー トであって、１
はＲＯ８，２はＭＰＣ１３゜６．６Ｌ６２はバッファ回
路、７はバス、を夫夫示している。
Claims (1)
- １ マイクロプログラムに依って制御される情報処理装
置に於いて、複数ビットのマイクロインストラクション
の前半、後半を夫々第１、第２のＲＯ８に２分割して記
憶させたＲＯＳブロックと該ＲＯＳブロックのアクセス
番地を指定するマイクロプログラムカウンタ（ＭＯＣ）
と、上記ＲＯＳブロックから読み出されて来るマイクロ
インストラクションの前半並びに後半を順次一時的に貯
える第１のバッファ回路と、該回路から順々に導出され
て来るマイクロインストラクションの前半並びに後半を
別々に導入する複数対の第２のバッファ回路と、から成
り、上記１マイクロインストラクシヨンを実行する期間
をＴ１．Ｔ２．Ｔ３の３つのタイミングに分割し、Ｔ１
に於いては上記ＭＰＣでアドレス割算を行ない、Ｔ２に
於いては該ＭＰ（の内容に基いてＲＯＳブロックの第１
のＲＯ８をアクセスしてマイクロインストラクションの
前半を第１のバッファ回路に読み出し、Ｔ３に於いては
第１のバッファ回路の内容を第２のバッファ回路の一方
に転送すると共に上記ＭＰＣの内容に基いてＲＯＳブロ
ックの第２のＲＯ８をアクセスしてマイクロインストラ
クションの後半を第１のバッファ回路に読み出し、再び
次の周期のＴ１に於いてＭＰＣで次のマイクロインスト
ラクションのアドレス割算を行なうと共に第１のバッフ
ァ回路の内容を第２のバッファ回路の他方に読み出し、
この第２の両バッファ回路から１マイクロインストラク
シヨンを得る事を特徴としたマイクロプログラム制御方
式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49088886A JPS5811653B2 (ja) | 1974-08-01 | 1974-08-01 | マイクロプログラム制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP49088886A JPS5811653B2 (ja) | 1974-08-01 | 1974-08-01 | マイクロプログラム制御方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5116835A JPS5116835A (ja) | 1976-02-10 |
| JPS5811653B2 true JPS5811653B2 (ja) | 1983-03-04 |
Family
ID=13955452
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP49088886A Expired JPS5811653B2 (ja) | 1974-08-01 | 1974-08-01 | マイクロプログラム制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5811653B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60162840U (ja) * | 1984-04-05 | 1985-10-29 | 株式会社ハ−マン | 湯沸器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5247976B2 (ja) * | 1973-03-16 | 1977-12-06 |
-
1974
- 1974-08-01 JP JP49088886A patent/JPS5811653B2/ja not_active Expired
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60162840U (ja) * | 1984-04-05 | 1985-10-29 | 株式会社ハ−マン | 湯沸器 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5116835A (ja) | 1976-02-10 |
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