JPS5812337A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
- Publication number
- JPS5812337A JPS5812337A JP56111388A JP11138881A JPS5812337A JP S5812337 A JPS5812337 A JP S5812337A JP 56111388 A JP56111388 A JP 56111388A JP 11138881 A JP11138881 A JP 11138881A JP S5812337 A JPS5812337 A JP S5812337A
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- JP
- Japan
- Prior art keywords
- region
- conductivity type
- oxide film
- type
- emitter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Bipolar Transistors (AREA)
- Element Separation (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は素子間を酸化膜分離された半導体装置の製造方
法にかか〕、特に工叱ツタ領域端が上記分離酸化膜と接
する、いわゆるウォールドエζ。
法にかか〕、特に工叱ツタ領域端が上記分離酸化膜と接
する、いわゆるウォールドエζ。
／（ｗａｌｌｅｄ ｅｍｉｔｔｅｒ）構造を精度よく、
再現性よく形成する方法に関する。
再現性よく形成する方法に関する。
従来のウォールドエミッタ構造の半導体装置の場合、エ
ミッタ形成時に工電、タ周辺部、すなわち分離酸化膜近
傍で、工ｔｖりとコレクタの短絡あるいは耐圧低下が多
発し、上記構造の半導体装置が再現性よく提供できない
と−う欠点があった。
ミッタ形成時に工電、タ周辺部、すなわち分離酸化膜近
傍で、工ｔｖりとコレクタの短絡あるいは耐圧低下が多
発し、上記構造の半導体装置が再現性よく提供できない
と−う欠点があった。
本発明によれば、ペース領域形成後、分離酸化膜側面部
と上記ペース領域ＫＩＩＬ、、て、且つ、上記ベース領
域と同程度の不純物濃度および接合深さを持つ、第２の
ベース領域を形成することにより、工電ツタ形成後のペ
ース幅が工ｔｖタ中央部と周辺部で略等しくな９、これ
によりエミ、りとコレクタ間の短絡が紡止できるので、
ウォールドエ電ｔり置の半導体装置が再現性よく、精度
よく得られる。
と上記ペース領域ＫＩＩＬ、、て、且つ、上記ベース領
域と同程度の不純物濃度および接合深さを持つ、第２の
ベース領域を形成することにより、工電ツタ形成後のペ
ース幅が工ｔｖタ中央部と周辺部で略等しくな９、これ
によりエミ、りとコレクタ間の短絡が紡止できるので、
ウォールドエ電ｔり置の半導体装置が再現性よく、精度
よく得られる。
すなわち本発明は、−導電型の半導体基板と該半導体基
板上に形成された逆導電型の半導体層、典型的には単結
晶層を少なくとも有する構造において１該逆導電型単結
晶金環状に囲み、且つ該−導電型半導体基板まで延在す
る絶縁物層を形成し、該逆導電型単結晶層を島状に分離
する工程と、該島状に分離された単結晶層に少なくとも
一部分が該絶縁層と接する第１の一導電型領域を形成す
る工程と、該絶縁物層と該第−の−導電型領域との境界
近傍にイオンを打込み、該絶縁物層および該第１領域と
接する第２の一導電型領域を形成する工程と管束なくと
も含むことを特徴とする半導体装置の製造方法である。
板上に形成された逆導電型の半導体層、典型的には単結
晶層を少なくとも有する構造において１該逆導電型単結
晶金環状に囲み、且つ該−導電型半導体基板まで延在す
る絶縁物層を形成し、該逆導電型単結晶層を島状に分離
する工程と、該島状に分離された単結晶層に少なくとも
一部分が該絶縁層と接する第１の一導電型領域を形成す
る工程と、該絶縁物層と該第−の−導電型領域との境界
近傍にイオンを打込み、該絶縁物層および該第１領域と
接する第２の一導電型領域を形成する工程と管束なくと
も含むことを特徴とする半導体装置の製造方法である。
第１図（ａ）ｔｉ上述した従来のウォールドエミ、り型
半導体装置の平面図であシ、分離酸化膜１とコレクタコ
ンタクト２．ベースコンタクト３およびエミ、り４とは
周辺部を互に接している。破線５の方向の断面図を示し
たのが第１図（ｂｌであプ％Ｐ型の半導体基板６および
Ｎ型埋込層７ｔで到達する分離酸化膜１によプＮ型のコ
レクタ領域８は互に島状に分離される。
半導体装置の平面図であシ、分離酸化膜１とコレクタコ
ンタクト２．ベースコンタクト３およびエミ、り４とは
周辺部を互に接している。破線５の方向の断面図を示し
たのが第１図（ｂｌであプ％Ｐ型の半導体基板６および
Ｎ型埋込層７ｔで到達する分離酸化膜１によプＮ型のコ
レクタ領域８は互に島状に分離される。
ベース領域９は分離酸化膜１と周辺部が接するように形
成され、ペース領域表面は酸化膜１ｏによシ覆われてい
る。
成され、ペース領域表面は酸化膜１ｏによシ覆われてい
る。
次に第１図（Ｃ）に示すように、酸化膜１０に開孔Ｉｎ
設け、エミッタ領域１２を形成する。上記エミッタを形
成すると、ベース幅はエミ、り周辺部が中央部より狭く
なる。この原因としては、ペース接合深さが周辺部で浅
いことや、周辺部で分離酸化による応力が大きく、エミ
、り不純物が中央部より深く拡散することが考えられて
いる。
設け、エミッタ領域１２を形成する。上記エミッタを形
成すると、ベース幅はエミ、り周辺部が中央部より狭く
なる。この原因としては、ペース接合深さが周辺部で浅
いことや、周辺部で分離酸化による応力が大きく、エミ
、り不純物が中央部より深く拡散することが考えられて
いる。
第１図（ｄｌ＃ｉ、第１図（Ｃ）の分離酸化膜近傍の拡
大断面図を示す。分離酸化膜１との境界部、すなわちエ
ミ、り１２については周辺部で、エミッタ１２のほうが
ペース９より接合深さが大きくなり、エミッタ１２とコ
レクタ８の導通短絡が容易発生する。
大断面図を示す。分離酸化膜１との境界部、すなわちエ
ミ、り１２については周辺部で、エミッタ１２のほうが
ペース９より接合深さが大きくなり、エミッタ１２とコ
レクタ８の導通短絡が容易発生する。
本発明はこのような従来法の欠点を解消するものである
。
。
以下、製造工程に沿って本発明の詳細な説明する。
最初に、第２図（１）に示すように、Ｐ型単結晶半導体
基板６の表面に選択的に高濃度Ｎ型領域７ｔ−形成し、
ひき続いて基板６および高濃度Ｎ型領域７上に厚さ０．
５乃至３μｍのＮ型エピタキシャル層８を形成し、ひき
続いてエピタキシャル層８０表面に酸化珪素膜１３およ
び窒化珪素膜１４１″堆積し、さらにひき続いて上記窒
化珪素膜１４および酸化珪素膜１３を選択的に除去し、
上記選択的に除去された領域に高濃度Ｎ型、領域７およ
びＰ型単結晶基板６まで到達する酸化珪素層１５１″形
成し、Ｎ型エピタキシャル層８を互に島状に分離する。
基板６の表面に選択的に高濃度Ｎ型領域７ｔ−形成し、
ひき続いて基板６および高濃度Ｎ型領域７上に厚さ０．
５乃至３μｍのＮ型エピタキシャル層８を形成し、ひき
続いてエピタキシャル層８０表面に酸化珪素膜１３およ
び窒化珪素膜１４１″堆積し、さらにひき続いて上記窒
化珪素膜１４および酸化珪素膜１３を選択的に除去し、
上記選択的に除去された領域に高濃度Ｎ型、領域７およ
びＰ型単結晶基板６まで到達する酸化珪素層１５１″形
成し、Ｎ型エピタキシャル層８を互に島状に分離する。
上記酸化珪素層１５の形成は９００℃乃至１１００℃で
、２乃至１０気圧の高圧酸化により形成する。
、２乃至１０気圧の高圧酸化により形成する。
この酸化時に窒化珪素膜１４の直下に、ｂｉｒｄ’５ｂ
ｅａｋ領域１６が形成される。
ｅａｋ領域１６が形成される。
次に第２図（ｂ）に示す如く、窒化珪素膜１４を除去し
、Ｎ型エピタキシャル層８０表面に５００乃至５０００
λの酸化珪素膜１７ｔ−形成する。上記酸化珪素膜１７
の形成時にｂｉｒｄ’ｓ ｂｅ’ａｋ領域１６も当然酸
化され、領域１６の酸化珪素膜厚も増加する。ひき続い
てｂｉｒｄ’ｓ ｂｅａｋ領域１６および酸化珪素膜１
７の表面以外の領域金フォトレジスト１８で覆い、ホウ
素イオン１９を打込み、ｂｉｒｄ’ｓ ｂｅａｋ ｌ
６および酸化珪素膜１７直下にＰ型ベース領域２０ｔ
−形成する。
、Ｎ型エピタキシャル層８０表面に５００乃至５０００
λの酸化珪素膜１７ｔ−形成する。上記酸化珪素膜１７
の形成時にｂｉｒｄ’ｓ ｂｅ’ａｋ領域１６も当然酸
化され、領域１６の酸化珪素膜厚も増加する。ひき続い
てｂｉｒｄ’ｓ ｂｅａｋ領域１６および酸化珪素膜１
７の表面以外の領域金フォトレジスト１８で覆い、ホウ
素イオン１９を打込み、ｂｉｒｄ’ｓ ｂｅａｋ ｌ
６および酸化珪素膜１７直下にＰ型ベース領域２０ｔ
−形成する。
ｂｉｒｄ’ｓ ｂｅａｋ ｌ ５の酸化珪素膜厚が連
込分離酸化膜１５へ接近するほど厚くなることと相伴っ
て、Ｐ型ベース領域２０の接合深さも浅くなる。
込分離酸化膜１５へ接近するほど厚くなることと相伴っ
て、Ｐ型ベース領域２０の接合深さも浅くなる。
次に第２図（Ｃ）に示す如く、酸化珪素膜１５および１
７０表面を、フォトレジスト２１で覆い、ホウ素イオン
２２を打込み、ｂｉｒｄ’ｓ ｂｅａｋ １６直下に、
上記ベース領域２０とほぼ等しい不純物濃度を持つ第２
のＰＩＪ領域２３を形成する。上記条件を満たすＰ型領
域２３を形成するために、ホウ素イオン２２の打込みは
前述のホウ素イオン１９０打込みよりも大きな加速エネ
ルギーで行うかあるいはより多量のドーズ量で行って形
成される。
７０表面を、フォトレジスト２１で覆い、ホウ素イオン
２２を打込み、ｂｉｒｄ’ｓ ｂｅａｋ １６直下に、
上記ベース領域２０とほぼ等しい不純物濃度を持つ第２
のＰＩＪ領域２３を形成する。上記条件を満たすＰ型領
域２３を形成するために、ホウ素イオン２２の打込みは
前述のホウ素イオン１９０打込みよりも大きな加速エネ
ルギーで行うかあるいはより多量のドーズ量で行って形
成される。
このＰ型領域２３の形成により、Ｐ型ベース領域はｂｉ
ｒｄ’ｓ ｂｅａｋ ｌ ５のより分離酸化［１１５
方向まで延在する。
ｒｄ’ｓ ｂｅａｋ ｌ ５のより分離酸化［１１５
方向まで延在する。
次に第２図（ｄ）に示す如く、珪素酸化膜１７を除去し
、開孔２４１１Ｆ−形成し、ヒ素あるいはリンイオンを
注入し、ひき続いて熱処理を行い、エミ、り領域２５を
形成する。エミ、り領域２５はｂ ｉ ｒ Ｗｓｂｅａ
ｋｌ ６直下にも形成されるが、その直下にはＰ型領域
２３が形成されているので、ベース幅はエミ、り中央部
より狭くなることはないので、エミッターコレクタ間の
短絡は発生しない。
、開孔２４１１Ｆ−形成し、ヒ素あるいはリンイオンを
注入し、ひき続いて熱処理を行い、エミ、り領域２５を
形成する。エミ、り領域２５はｂ ｉ ｒ Ｗｓｂｅａ
ｋｌ ６直下にも形成されるが、その直下にはＰ型領域
２３が形成されているので、ベース幅はエミ、り中央部
より狭くなることはないので、エミッターコレクタ間の
短絡は発生しない。
さらに、Ｐ型領域２３は前述のように、Ｐ型ベース領域
２０と不純物濃度を略等しく形成しであるので、ベース
−コレクタ間容量の増加は少なく、孝子の高周波特性を
低下させない。
２０と不純物濃度を略等しく形成しであるので、ベース
−コレクタ間容量の増加は少なく、孝子の高周波特性を
低下させない。
最後に第２図（ｅ）および（ｆ）に示すように、エミ。
夕領域２５上に電極２６′ｆｔ形成し、ベース領域２０
およびコレクタ領域８上にも電極２７，２８１−形成し
、本発明のウォールドエミッタ型半導体装置が得られる
。ここで第２図（ｆ）は第２図（ｅｌに垂直な方向の断
面図である。
およびコレクタ領域８上にも電極２７，２８１−形成し
、本発明のウォールドエミッタ型半導体装置が得られる
。ここで第２図（ｆ）は第２図（ｅｌに垂直な方向の断
面図である。
以上、詳細に説明こたよりに、本発明によれば、ベース
領域形成後、新たに分離酸化膜と上記ペース領域に接触
して新たにペース領域を形成することによりｂｉｒｄ’
ｓ ｂｅａｋ直下でのベース深さをベース領域中央部
のベース深さと略等しくすることができるので、ひき続
いて行うエミ、り形成でエミッターコレクタ短絡が発生
しないウォールドエミッタ型半導体装置を得ることがで
きる。
領域形成後、新たに分離酸化膜と上記ペース領域に接触
して新たにペース領域を形成することによりｂｉｒｄ’
ｓ ｂｅａｋ直下でのベース深さをベース領域中央部
のベース深さと略等しくすることができるので、ひき続
いて行うエミ、り形成でエミッターコレクタ短絡が発生
しないウォールドエミッタ型半導体装置を得ることがで
きる。
第１図（ａ）乃至（ｄ）は従来技術の半導体装置の製造
方法を示す平面図および製造工程を示す断面図である。 第２図（ａ）乃至（ｆｌは本発明の実施例ｔ−ｍ造工程
順に示す断面図である。 尚、図において、 １．１５・・・・・・分離酸化膜、４．１２．２５・・
・・・・エミッタ領域、６・・・・・・Ｐ型単結晶基板
、７・・・・・・高濃度Ｎ型領斌、８・・・・・・Ｎ型
エピタキシャル層、９゜２０・・・・・・Ｐ型ベース領
域％ １０，１３．１７・・・・・・酸化珪素膜、２３
・・・・・・Ｐ型領域、２６，２７．２８自へ １ υ
ヨ とａ） ＠ Ｉ 図ｒメ９ 躬１図（Ｃ） 第１図（ｄ） ＠Ｚ図（ρ） ぷデシ ２ｒＺＪｔぎノ ＄ ７ 図 とＣノ 第２図（ｄ） 第 ２ 図 （Ｃ） ８７！図（ナク
方法を示す平面図および製造工程を示す断面図である。 第２図（ａ）乃至（ｆｌは本発明の実施例ｔ−ｍ造工程
順に示す断面図である。 尚、図において、 １．１５・・・・・・分離酸化膜、４．１２．２５・・
・・・・エミッタ領域、６・・・・・・Ｐ型単結晶基板
、７・・・・・・高濃度Ｎ型領斌、８・・・・・・Ｎ型
エピタキシャル層、９゜２０・・・・・・Ｐ型ベース領
域％ １０，１３．１７・・・・・・酸化珪素膜、２３
・・・・・・Ｐ型領域、２６，２７．２８自へ １ υ
ヨ とａ） ＠ Ｉ 図ｒメ９ 躬１図（Ｃ） 第１図（ｄ） ＠Ｚ図（ρ） ぷデシ ２ｒＺＪｔぎノ ＄ ７ 図 とＣノ 第２図（ｄ） 第 ２ 図 （Ｃ） ８７！図（ナク
Claims (1)
- 一導電型の半導体基板と該半導体基板上に形成された逆
導電型の半導体層を有する構造において、該逆導電型の
半導体層を環状に囲み、且り該−導電型の半導体基板ま
で延在する絶縁物層を形成することによって、該逆導電
型半導体層を島状に分離する工程と、該島状に分離され
た半導体層に少なくとも一部分が該絶縁層と接する第１
の一導電型領域を形成する工程と、皺絶縁物層と皺第１
の一導電型領域との境界近傍にイオンを打込み、該絶縁
物層および該第１領域とに接する第２の一導電型領域を
形成する工程とを含むことを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111388A JPS5812337A (ja) | 1981-07-16 | 1981-07-16 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56111388A JPS5812337A (ja) | 1981-07-16 | 1981-07-16 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5812337A true JPS5812337A (ja) | 1983-01-24 |
Family
ID=14559904
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56111388A Pending JPS5812337A (ja) | 1981-07-16 | 1981-07-16 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5812337A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0600596A3 (en) * | 1992-11-24 | 1995-04-19 | Nat Semiconductor Corp | Improved biolar transistor. |
| JPH0784666B2 (ja) * | 1984-08-21 | 1995-09-13 | エイ・ティ・アンド・ティ・コーポレーション | デバイス製作のための干渉法 |
-
1981
- 1981-07-16 JP JP56111388A patent/JPS5812337A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0784666B2 (ja) * | 1984-08-21 | 1995-09-13 | エイ・ティ・アンド・ティ・コーポレーション | デバイス製作のための干渉法 |
| EP0600596A3 (en) * | 1992-11-24 | 1995-04-19 | Nat Semiconductor Corp | Improved biolar transistor. |
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