JPS581245A - 分岐アドレス生成方式 - Google Patents
分岐アドレス生成方式Info
- Publication number
- JPS581245A JPS581245A JP56099204A JP9920481A JPS581245A JP S581245 A JPS581245 A JP S581245A JP 56099204 A JP56099204 A JP 56099204A JP 9920481 A JP9920481 A JP 9920481A JP S581245 A JPS581245 A JP S581245A
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- JP
- Japan
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- program
- address
- branch
- memory
- instruction
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- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/32—Address formation of the next instruction, e.g. by incrementing the instruction counter
- G06F9/322—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address
- G06F9/323—Address formation of the next instruction, e.g. by incrementing the instruction counter for non-sequential address for indirect branch instructions
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、追加されたオプションプログラムに対する分
岐アドレスを処理プログラムを要することなく動的に生
成する分岐アドレス生成方式に関する。
岐アドレスを処理プログラムを要することなく動的に生
成する分岐アドレス生成方式に関する。
Ｉ１０制御関係、言語関係等のプログラムはオプション
とすることが多く、か＼るオプションプログラムを基本
プログラムに結合するには、基本プログラムの該オプシ
ョンプログラムの分岐部分の次の命令はプ勧りラ五例外
としでおき、該分岐部分の命令が読出されたと−、オプ
ションプログラムが追加されているなら、次は該オプシ
ョンプログラムの先頭領域を指示する様にアドレスヲ賓
更する。この変更処理を従来は、リンケージ等と呼ばれ
る処理プログラムを用意してこれＫより行なうため、オ
プションプログラム追加の操作が煩雑になる欠点があっ
た。
とすることが多く、か＼るオプションプログラムを基本
プログラムに結合するには、基本プログラムの該オプシ
ョンプログラムの分岐部分の次の命令はプ勧りラ五例外
としでおき、該分岐部分の命令が読出されたと−、オプ
ションプログラムが追加されているなら、次は該オプシ
ョンプログラムの先頭領域を指示する様にアドレスヲ賓
更する。この変更処理を従来は、リンケージ等と呼ばれ
る処理プログラムを用意してこれＫより行なうため、オ
プションプログラム追加の操作が煩雑になる欠点があっ
た。
本発明は、オプションプログラムに対する分岐アドレス
を処理プログラムを要することなく簡易に生成しようと
するものでちる。本発明は基本プログラムを格納した主
メモリブロックを備えそし□てオプションプログラムを
格納した副メモリブロックを必要に応じて追加されるメ
モリを備え得る電算機システムでの基本プログラムにお
ける分岐アドレス生成方式において、基本プログラムか
らオプションプログラムへの分岐命令の分岐先は、対応
する副メモリプロ、りが未実装のものは主メモリープロ
、り内の所定位置とし、該副メモリプロ、りが実装され
た状態である場合は、その実装情報を取り入れて前記分
岐部の命令のアドレス部を、皺副メモリブロックをアク
セス可能に修飾された形態とすることを特徴とするが、
以下図示の実施例を参照しながらこれを詳細に説明する
。
を処理プログラムを要することなく簡易に生成しようと
するものでちる。本発明は基本プログラムを格納した主
メモリブロックを備えそし□てオプションプログラムを
格納した副メモリブロックを必要に応じて追加されるメ
モリを備え得る電算機システムでの基本プログラムにお
ける分岐アドレス生成方式において、基本プログラムか
らオプションプログラムへの分岐命令の分岐先は、対応
する副メモリプロ、りが未実装のものは主メモリープロ
、り内の所定位置とし、該副メモリプロ、りが実装され
た状態である場合は、その実装情報を取り入れて前記分
岐部の命令のアドレス部を、皺副メモリブロックをアク
セス可能に修飾された形態とすることを特徴とするが、
以下図示の実施例を参照しながらこれを詳細に説明する
。
第１図は本発明の一実施例を示す説明図である。
ＭｇＭは各種プログラムを格納するメモリで、複数のプ
ロ、りＢＬ・ｅ Ｂ Ｌｌ ｍ・・−・・・・・からな
る。これら複数のメモリブロックＢＬ・＊ Ｂ ＩＪＩ
＋・・・・・・ はそれぞれが異なるプリント基板上
に形成され、少なくとも基本プログラムを格納した主メ
モリブロックＢＬ＠が実装されていれば情報処理装置と
しての一般的な機能は果される。これに対し、ＢＬＩ、
ＢＩ、、、・・・・・・は例えばフォートランのコンパ
イラ等、基本プログラムと結合して使用されるオプショ
ンプログラムを格納した副メモリブロックで、必要に応
じて実装される。主メモリプロ、りＢＩ４の基本プログ
ラムでは、副メ屯リブ−２りＢＬ、が未実装である場合
、領域ＡＲ，から読出した命令（この命令の次はＢＬＩ
のプログラムへ移る）のネクストアドレス部は同じ主メ
モリプロ、りＢＬｅ内の他の領域ＡＲ。
ロ、りＢＬ・ｅ Ｂ Ｌｌ ｍ・・−・・・・・からな
る。これら複数のメモリブロックＢＬ・＊ Ｂ ＩＪＩ
＋・・・・・・ はそれぞれが異なるプリント基板上
に形成され、少なくとも基本プログラムを格納した主メ
モリブロックＢＬ＠が実装されていれば情報処理装置と
しての一般的な機能は果される。これに対し、ＢＬＩ、
ＢＩ、、、・・・・・・は例えばフォートランのコンパ
イラ等、基本プログラムと結合して使用されるオプショ
ンプログラムを格納した副メモリブロックで、必要に応
じて実装される。主メモリプロ、りＢＩ４の基本プログ
ラムでは、副メ屯リブ−２りＢＬ、が未実装である場合
、領域ＡＲ，から読出した命令（この命令の次はＢＬＩ
のプログラムへ移る）のネクストアドレス部は同じ主メ
モリプロ、りＢＬｅ内の他の領域ＡＲ。
を指示する。この領域ＡＲ翼は「プログラム例外」を格
納しており、こ＼で基本プログラムの実行は中断してオ
ペレータ等による然るべき処理待ちとなる。
納しており、こ＼で基本プログラムの実行は中断してオ
ペレータ等による然るべき処理待ちとなる。
これに対し、副メモリプロ、りＢＬ、が実装されたとき
には、主メモリプロ、りＢＩ４の領域ＡＲ，から読み出
した命令のネクストアドレス部が副メモリブロックＢＬ
、のオプションプログラムの先頭領域ＡＲｓｔ指示する
ように修飾することができれば、リンケージ等の処理プ
ログラムを要することなく紋オプシ、ンプログラムは基
本プログラムのＡＲ。
には、主メモリプロ、りＢＩ４の領域ＡＲ，から読み出
した命令のネクストアドレス部が副メモリブロックＢＬ
、のオプションプログラムの先頭領域ＡＲｓｔ指示する
ように修飾することができれば、リンケージ等の処理プ
ログラムを要することなく紋オプシ、ンプログラムは基
本プログラムのＡＲ。
領域の命令に続いて自動的に実行されることになる。本
例ではこの分岐アドレス生成（修飾）′ｆＩニアドレス
生成回路Ｃ０ＮＶで簡易に行なおうとするものである。
例ではこの分岐アドレス生成（修飾）′ｆＩニアドレス
生成回路Ｃ０ＮＶで簡易に行なおうとするものである。
第１図でメモＩＪ ＭｇＭのいずれかのプロ、りから読
出された命令は命令レジスタＲＥＧＩに取り出され、そ
のうちのアドレスはアドレス生成回路Ｃ０ＮＶ、生成ア
ドレスレジスタＲＩＧ、、命令アドレスレジスタＲＥＧ
、を通して再びメモリＭＥＭのアクセスに用いられる。
出された命令は命令レジスタＲＥＧＩに取り出され、そ
のうちのアドレスはアドレス生成回路Ｃ０ＮＶ、生成ア
ドレスレジスタＲＩＧ、、命令アドレスレジスタＲＥＧ
、を通して再びメモリＭＥＭのアクセスに用いられる。
該アドレスがオプションプログラムへの分岐アドレスで
ないときはアドレス生成回路Ｃ０ＮＶｉ素通シする。こ
れに対し鋏分岐アドレスであるときは副メモリプロ。
ないときはアドレス生成回路Ｃ０ＮＶｉ素通シする。こ
れに対し鋏分岐アドレスであるときは副メモリプロ。
りＢ Ｌｌ ｅ Ｂ Ｌｍ ｅ−一の実装情報Ｃ１ｅ
Ｃ１ｅ・・−・−に応じて修飾される。メモリＭＫＭか
ら取り出し友アドレスがオプションプログラムへの分岐
アドレスであるか否かおよびどのオプションプログラム
への分岐アドレスであるかは命令レジスタＲＥＧ、内の
オペレージ、ンコー）’ＯＰｔ命令デコード回路ＤＥＣ
でデコードして見れば分かる。そして、該分岐アドレス
であることが分ったときは、当該側メモリブロックへジ
ャンプの九めのアドレス修飾を行なう。この目的で命令
のアドレス部にはオプションプログラムのためのアドレ
ス部ｏｐｔ ｆ設ける。領斌ムＲ１から取出し友命令の
ａｐｔｌｌｌｔｆ例えば０としておき、このアドレス＊
ｐｔ＝Ｏがオプシ。
Ｃ１ｅ・・−・−に応じて修飾される。メモリＭＫＭか
ら取り出し友アドレスがオプションプログラムへの分岐
アドレスであるか否かおよびどのオプションプログラム
への分岐アドレスであるかは命令レジスタＲＥＧ、内の
オペレージ、ンコー）’ＯＰｔ命令デコード回路ＤＥＣ
でデコードして見れば分かる。そして、該分岐アドレス
であることが分ったときは、当該側メモリブロックへジ
ャンプの九めのアドレス修飾を行なう。この目的で命令
のアドレス部にはオプションプログラムのためのアドレ
ス部ｏｐｔ ｆ設ける。領斌ムＲ１から取出し友命令の
ａｐｔｌｌｌｔｆ例えば０としておき、このアドレス＊
ｐｔ＝Ｏがオプシ。
ンプログラム実装有抄により変更されるようにする。
第２図はアドレス生成回路Ｃ０ＮＶの具体例である。命
令レジスタＲＥＧＩはオペレージ、ンコードＯＰが書込
まれる部分とネタストアドレスが書込まれる部分との間
に１〜数ビツトの余剰ビットを有し、実際にメモリＭｉ
ｌ：Ｍから読み出し友命令の前記アドレス部ｔを格納す
る。本例ではネタストアドレスは４ビｙ）ｂ・〜ｂ３、
追加される關メモリプロ、り数を５として、５ビツトの
アドレスビット（・ｐｔ）ｂａ〜ｂ＠ｔ’用意する。こ
の付加ビットｂ４〜ｂ−はオアゲートＯＲ，〜ＯＲ，’
ｉ通して生成アドレスレジスタＲＥＧｍＫ入力する様に
する。これに対し本来のネクストアドレスｂ・〜ｂｓは
スルーでＶジスタＲＫＧｍｅＣ入力する様にする。オア
ゲートＯＲＩ〜ＯＲ，の他方の入力はアントゲ−トムＮ
Ｄ、〜ムＮＤ、の出力である。このアンドゲートＡＮＤ
１〜ＡＮＤ３はオペレージ、ンコードＯＰが分岐命令で
ないときはデコード回路ＤＥＣＫよりて全て閉じている
ので、レジスタＲＢＧ、への入力ｂ４〜ｂ−はオール＠
０“である。つまり、レジスタＲＩＧ、内のアドレスが
分岐アドレスでないとき該アドレスは、このアドレス生
成回路Ｃ０ＮＶにおいて何ら修飾されない。
令レジスタＲＥＧＩはオペレージ、ンコードＯＰが書込
まれる部分とネタストアドレスが書込まれる部分との間
に１〜数ビツトの余剰ビットを有し、実際にメモリＭｉ
ｌ：Ｍから読み出し友命令の前記アドレス部ｔを格納す
る。本例ではネタストアドレスは４ビｙ）ｂ・〜ｂ３、
追加される關メモリプロ、り数を５として、５ビツトの
アドレスビット（・ｐｔ）ｂａ〜ｂ＠ｔ’用意する。こ
の付加ビットｂ４〜ｂ−はオアゲートＯＲ，〜ＯＲ，’
ｉ通して生成アドレスレジスタＲＥＧｍＫ入力する様に
する。これに対し本来のネクストアドレスｂ・〜ｂｓは
スルーでＶジスタＲＫＧｍｅＣ入力する様にする。オア
ゲートＯＲＩ〜ＯＲ，の他方の入力はアントゲ−トムＮ
Ｄ、〜ムＮＤ、の出力である。このアンドゲートＡＮＤ
１〜ＡＮＤ３はオペレージ、ンコードＯＰが分岐命令で
ないときはデコード回路ＤＥＣＫよりて全て閉じている
ので、レジスタＲＢＧ、への入力ｂ４〜ｂ−はオール＠
０“である。つまり、レジスタＲＩＧ、内のアドレスが
分岐アドレスでないとき該アドレスは、このアドレス生
成回路Ｃ０ＮＶにおいて何ら修飾されない。
これに対し、オペレージ、ンコードＯＰが分岐命令であ
るとデコード回路ＤＥＣはそれがどのオプションプログ
ラムに関するものかを解読し、アントゲ−）ＡＮＤｓ〜
ＡＮＤＩのいずれか１つだけｔ開とする。アントゲ−ト
ムＮＤＩ〜ＡＮＤＩの他方の入力には異なるオプシ、ｌ
／プログラムを格納し九副メモリブロックＲＬＩ〜ＢＬ
Ｉの実装情報Ｃ１〜ＣＩが導びかれる。この実装情報Ｃ
１〜Ｃｓは副メモリプロ、りＢＬＩ〜ＢＬｓｔ実装し九
ときにプリント基板とコネクタの結合状態で発生される
信号、或いはプリント基板に予め設けられた識別信号発
生部からの信号（プリント板を挿込むことによシこの信
号が送出される）であシ、例えば未実装時には“０”、
実装時に＠１′となる様に定めておく。この様にすれば
副メモリプロ、りＢＬ、が実装されるとＣＩ＝１となる
ので、レジスタＲＥＧ、内にオプションプログラム１に
対する分岐命令が取り込まれたときはアンドゲートＡＮ
ＤＩが開となって付加ビットｂ４〜ｂ６のうちｂ４が“
１″になる。同様にして副メモリブロックＢＬ、が実装
されている場合には０ｓ−１となるので、レジスタＲＩ
Ｇ、にオプションプログラム２に対する分岐命令が取り
込まれた時はアントゲ−）ＡＮＤ、が開となってす、＝
１となる。下表はこのアドレス生成回路Ｃ０ＮＶによる
分岐アドレスの修飾状態を示すものである。
るとデコード回路ＤＥＣはそれがどのオプションプログ
ラムに関するものかを解読し、アントゲ−）ＡＮＤｓ〜
ＡＮＤＩのいずれか１つだけｔ開とする。アントゲ−ト
ムＮＤＩ〜ＡＮＤＩの他方の入力には異なるオプシ、ｌ
／プログラムを格納し九副メモリブロックＲＬＩ〜ＢＬ
Ｉの実装情報Ｃ１〜ＣＩが導びかれる。この実装情報Ｃ
１〜Ｃｓは副メモリプロ、りＢＬＩ〜ＢＬｓｔ実装し九
ときにプリント基板とコネクタの結合状態で発生される
信号、或いはプリント基板に予め設けられた識別信号発
生部からの信号（プリント板を挿込むことによシこの信
号が送出される）であシ、例えば未実装時には“０”、
実装時に＠１′となる様に定めておく。この様にすれば
副メモリプロ、りＢＬ、が実装されるとＣＩ＝１となる
ので、レジスタＲＥＧ、内にオプションプログラム１に
対する分岐命令が取り込まれたときはアンドゲートＡＮ
ＤＩが開となって付加ビットｂ４〜ｂ６のうちｂ４が“
１″になる。同様にして副メモリブロックＢＬ、が実装
されている場合には０ｓ−１となるので、レジスタＲＩ
Ｇ、にオプションプログラム２に対する分岐命令が取り
込まれた時はアントゲ−）ＡＮＤ、が開となってす、＝
１となる。下表はこのアドレス生成回路Ｃ０ＮＶによる
分岐アドレスの修飾状態を示すものである。
上表に示されるように基本プログラムは、アドレスの上
位３ビ、トは０００に固定され下位４ビ、トを００００
から１１１１まで変えて主メモリプロ、りＢＬＩＩをア
クセスして得られる。これに対しオプションプログラム
１はアドレスの上位３ビ、トを００１に固定し、下位４
ビ、トを００００〜１１１１内で変えて副メモリブロッ
クＢＬ１ｆアクセスして得られ、多グシ、ンプログラム
２はアドレスの上位５ビ、トｔ−０１０にし、下位４ピ
ツ）ｔ−００００へ１１１１内で変えて副メモリプロ、
りＢＬ、全アクセスして得られ、上記表には示さないが
オプションプレグラム３などもこれに準する。
位３ビ、トは０００に固定され下位４ビ、トを００００
から１１１１まで変えて主メモリプロ、りＢＬＩＩをア
クセスして得られる。これに対しオプションプログラム
１はアドレスの上位３ビ、トを００１に固定し、下位４
ビ、トを００００〜１１１１内で変えて副メモリブロッ
クＢＬ１ｆアクセスして得られ、多グシ、ンプログラム
２はアドレスの上位５ビ、トｔ−０１０にし、下位４ピ
ツ）ｔ−００００へ１１１１内で変えて副メモリプロ、
りＢＬ、全アクセスして得られ、上記表には示さないが
オプションプレグラム３などもこれに準する。
かかるアドレス生成回路Ｃ０ＮＶｉ用いれば、第１図で
主メモリブロックＢＬ・の例えば領域Ａｃｔアクセスす
る分岐アドレスを、副メモリプロ、りＢＬ、を実装し九
ときはそのオプシ、ンプ四グラムの先頭領域ＡＲ＊ｔア
クセスする様に修飾することがでキ（他のオプションプ
ログラムについても同様）、オプションプログラムを基
本プログラムに結合する際に別途に処理プログラムを必
要と１．ない。
主メモリブロックＢＬ・の例えば領域Ａｃｔアクセスす
る分岐アドレスを、副メモリプロ、りＢＬ、を実装し九
ときはそのオプシ、ンプ四グラムの先頭領域ＡＲ＊ｔア
クセスする様に修飾することがでキ（他のオプションプ
ログラムについても同様）、オプションプログラムを基
本プログラムに結合する際に別途に処理プログラムを必
要と１．ない。
以上述べたように本発明によれば、オプシ、／プログ２
ムへの分岐アドレスを処理プログラムケ要することなく
簡易に生成できる利点がある。
ムへの分岐アドレスを処理プログラムケ要することなく
簡易に生成できる利点がある。
第１図は本発明の一実施例を示す概略ブロック図、第２
図はアドレス生成回路の具体例を示す構成図である。 図中、ＢＬｏは主メモリプロ、り、ＢＬ鳳ＩＢＬ！は副
メモリブロック、Ｃ０Ｎｖはアドレス生成回路、ＣＩ
＋ ＣＢは実装情報である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 ￥ＥＭ 第２図
図はアドレス生成回路の具体例を示す構成図である。 図中、ＢＬｏは主メモリプロ、り、ＢＬ鳳ＩＢＬ！は副
メモリブロック、Ｃ０Ｎｖはアドレス生成回路、ＣＩ
＋ ＣＢは実装情報である。 出願人 富士通株式会社 代理人弁理士 青 柳 稔第１図 ￥ＥＭ 第２図
Claims (1)
- 基本フログラムを格納した主メモリプロ、クラ備えそし
てオプションプログラムを格納しり副メモリブロックを
必要に応じて追加されるメモリを備え得る電算機システ
ムでの基本プログラムにおける分岐アドレス生成方式に
おいて、基本プログラムからオプションプログラムへの
分岐命令の分岐先は、対応する副メモリプロ、りが未実
装のものは主メモリーブロック内の所定位置とし、該副
メモリプロ、りが実装された状態である場合はその実装
情報ｔ−皐す入れて前記分岐部の命令のアドレス部ヲ、
核副メモリプロ、りをアクセス可能ニ修飾され友形態と
することを特徴とする分岐アドレス生成方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099204A JPS581245A (ja) | 1981-06-26 | 1981-06-26 | 分岐アドレス生成方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56099204A JPS581245A (ja) | 1981-06-26 | 1981-06-26 | 分岐アドレス生成方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS581245A true JPS581245A (ja) | 1983-01-06 |
| JPH0323938B2 JPH0323938B2 (ja) | 1991-04-02 |
Family
ID=14241114
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56099204A Granted JPS581245A (ja) | 1981-06-26 | 1981-06-26 | 分岐アドレス生成方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS581245A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000072311A3 (de) * | 1999-05-21 | 2001-05-31 | Infineon Technologies Ag | Verfahren und vorrichtung zum verzweigen bei der abarbeitung eines programms durch einen prozessor |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52136535A (en) * | 1976-05-11 | 1977-11-15 | Sanyo Electric Co Ltd | Microprogram control system |
| JPS5330843A (en) * | 1976-09-03 | 1978-03-23 | Hitachi Ltd | Execution address control unit |
| JPS5468133A (en) * | 1977-11-11 | 1979-06-01 | Hitachi Ltd | Address self restoration unit of computer system |
| JPS5583945A (en) * | 1978-12-19 | 1980-06-24 | Ricoh Co Ltd | Abnormal action preventing system for unit controlled by microcomputer |
-
1981
- 1981-06-26 JP JP56099204A patent/JPS581245A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS52136535A (en) * | 1976-05-11 | 1977-11-15 | Sanyo Electric Co Ltd | Microprogram control system |
| JPS5330843A (en) * | 1976-09-03 | 1978-03-23 | Hitachi Ltd | Execution address control unit |
| JPS5468133A (en) * | 1977-11-11 | 1979-06-01 | Hitachi Ltd | Address self restoration unit of computer system |
| JPS5583945A (en) * | 1978-12-19 | 1980-06-24 | Ricoh Co Ltd | Abnormal action preventing system for unit controlled by microcomputer |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| WO2000072311A3 (de) * | 1999-05-21 | 2001-05-31 | Infineon Technologies Ag | Verfahren und vorrichtung zum verzweigen bei der abarbeitung eines programms durch einen prozessor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0323938B2 (ja) | 1991-04-02 |
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