JPS58132977A - シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法 - Google Patents
シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法Info
- Publication number
- JPS58132977A JPS58132977A JP57015073A JP1507382A JPS58132977A JP S58132977 A JPS58132977 A JP S58132977A JP 57015073 A JP57015073 A JP 57015073A JP 1507382 A JP1507382 A JP 1507382A JP S58132977 A JPS58132977 A JP S58132977A
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- JP
- Japan
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- gaas
- heat
- electrode
- mask
- implanted
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D64/00—Electrodes of devices having potential barriers
- H10D64/01—Manufacture or treatment
- H10D64/011—Manufacture or treatment of electrodes ohmically coupled to a semiconductor
Landscapes
- Electrodes Of Semiconductors (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
本発明はＧａＡｍを用いたショットキーゲート型電界効
米トランジスタ（以下ＭｌｉｉＳＦｇＴ ）の製造方法
に関する。
米トランジスタ（以下ＭｌｉｉＳＦｇＴ ）の製造方法
に関する。
ＧａＡｓＭＥ８ＦＥＴは高周波場ｍ器や発Ｊｉｉ器など
を構成する個別半纏体素子として広く使われている。ま
た、最近ではＧａＡｓ Ｉ Ｃの基本素子としても重要
な役割を来しつつある。このいずれの応用でもＧａＡｓ
ＦＥＴの性能を十分引き出すことが要求される。、Ｇ
ａＡａ ＰＥＴの制周波性能指数は良く知られているよ
うにＣｇｓ／ｇｍで記述される。ここでＣｇ、はゲート
・ソース間ｇ１でありｓ ｇｍはＦＥＴの相互コンダク
タンスである。
を構成する個別半纏体素子として広く使われている。ま
た、最近ではＧａＡｓ Ｉ Ｃの基本素子としても重要
な役割を来しつつある。このいずれの応用でもＧａＡｓ
ＦＥＴの性能を十分引き出すことが要求される。、Ｇ
ａＡａ ＰＥＴの制周波性能指数は良く知られているよ
うにＣｇｓ／ｇｍで記述される。ここでＣｇ、はゲート
・ソース間ｇ１でありｓ ｇｍはＦＥＴの相互コンダク
タンスである。
Ｃｇｓを減らしｂｇｒｎを大きくしてやることにより高
周波性能指数は改善される。
周波性能指数は改善される。
ｇｒｒｌに着目すると、ＦＥＴの実質的なｇｍはｇｍ。
ｇｍ＝ １＋蒜ｍ。Ｒ８−
となることが知られている。ｇｌｌｌｏはＦＥＴのチャ
ネル部の特性から決まる貞性相征コンダクタンスである
。これが引き出しうる竣大のｇｍであるが現実にはソー
ス・ｒ−）閾の直列抵抗Ｒｓがあり、上式のように実質
的なｇｍはｇｍｏより小さなものとなってしまう。従っ
て、このＲｓをいかにして小さくするかが大きい相互コ
ンダクタンスを得てＰＥＴの高鳴波特性を改＃するため
の鍵である。
ネル部の特性から決まる貞性相征コンダクタンスである
。これが引き出しうる竣大のｇｍであるが現実にはソー
ス・ｒ−）閾の直列抵抗Ｒｓがあり、上式のように実質
的なｇｍはｇｍｏより小さなものとなってしまう。従っ
て、このＲｓをいかにして小さくするかが大きい相互コ
ンダクタンスを得てＰＥＴの高鳴波特性を改＃するため
の鍵である。
ＭＢ２ ＦＥＴの直列抵抗Ｒ＠の低減化をはかる方？去
としてセルファライン（自己１ｂ）法が知られている。
としてセルファライン（自己１ｂ）法が知られている。
これにはいくっがの方法があるが。
代表的なのは＃ＩＩ１図に示すようにｆ −トＸ極１３
をマスクとして茜嬢イイオン注入をし、篭子濃Ｂ−１ イか１０１ 以上のソース、ドレイン頭載１４゜１５を
ｆ−）電慟１３に近接させて形成Ｔる方法である、１１
は半絶縁性ＧａＡｓ結晶、１２はｒ古性噛、１６．１７
はそれぞれソース、ドレイン電極である。この方法で最
も雌しい技術は耐熱性ｒ−）電極金−の選択である。ｒ
−）電極なマスクとして高讃度イオン注入したソース。
をマスクとして茜嬢イイオン注入をし、篭子濃Ｂ−１ イか１０１ 以上のソース、ドレイン頭載１４゜１５を
ｆ−）電慟１３に近接させて形成Ｔる方法である、１１
は半絶縁性ＧａＡｓ結晶、１２はｒ古性噛、１６．１７
はそれぞれソース、ドレイン電極である。この方法で最
も雌しい技術は耐熱性ｒ−）電極金−の選択である。ｒ
−）電極なマスクとして高讃度イオン注入したソース。
ドレイン部を高電子１（−とするにはアニーリング工程
が必要であるが、通常ＧａＡｓへのドナーイオン注入層
のアニール温度は約８００ ｔにもなる。こうした高温
アニール工程を経たあともマスクとして使ったｒ−）電
極とＧ鳳入Ｓとが良好なショットキー障壁を有している
ことが２安である。こうした厳しい条件下でＧａＡｓと
良好なショットキー障壁を形成しうる金属は数少い。主
にＷ、Ｍｏ、Ｔａ、Ｔｒどの耐熱性金−その他Ｔ ｉ
／ Ｗなどの耐熱性金貞合金がその可能性を有している
。実際にＴｉ／ＷダートのセルファラインＧａＡｓ Ｍ
ＢＳ ＦＥＴの実験例が報道されている（例えば、Ｎ、
’ ＹＯＫＯＹＡＭＡ ｅｔａｌ、 １９８１１Ｓ８Ｃ
Ｃ）。しがし、こうした耐熱性ひ−は一般にＧａＡｓと
の機械的密晋性が悪く、再現性よく良好な接合を得るこ
とは嬉しい。
が必要であるが、通常ＧａＡｓへのドナーイオン注入層
のアニール温度は約８００ ｔにもなる。こうした高温
アニール工程を経たあともマスクとして使ったｒ−）電
極とＧ鳳入Ｓとが良好なショットキー障壁を有している
ことが２安である。こうした厳しい条件下でＧａＡｓと
良好なショットキー障壁を形成しうる金属は数少い。主
にＷ、Ｍｏ、Ｔａ、Ｔｒどの耐熱性金−その他Ｔ ｉ
／ Ｗなどの耐熱性金貞合金がその可能性を有している
。実際にＴｉ／ＷダートのセルファラインＧａＡｓ Ｍ
ＢＳ ＦＥＴの実験例が報道されている（例えば、Ｎ、
’ ＹＯＫＯＹＡＭＡ ｅｔａｌ、 １９８１１Ｓ８Ｃ
Ｃ）。しがし、こうした耐熱性ひ−は一般にＧａＡｓと
の機械的密晋性が悪く、再現性よく良好な接合を得るこ
とは嬉しい。
本発明はこうした従来の耐熱性金属に絣り、Ｐ（をｒ−
）電極金属として用い、これとＧａＡａとの固相反応を
利用して、耐熱性Ｖ−１！ットキー接合を再現性よく形
成し、それによりセルファライン型ＧａＡｓ ＭＥ８Ｆ
ＦｉＴを安定に作ることを可能にするものである。
）電極金属として用い、これとＧａＡａとの固相反応を
利用して、耐熱性Ｖ−１！ットキー接合を再現性よく形
成し、それによりセルファライン型ＧａＡｓ ＭＥ８Ｆ
ＦｉＴを安定に作ることを可能にするものである。
ＰｔとＧａＡｍとは容易１；反応し、ＰｔＡｓ！。
ＰｔＧａ、などの金嬌間（ヒ合物が形成される。そして
、それら化合物の組成に依存してショットキー障壁の電
気的特性も変化する。第２図（ａｌ Ｉ （ｂ）はＧａ
Ａｓ ニＰｉを５００ Ａ ＩＬｔＩ！琢４し、温度を
変えて熱処理したときのショットキー障壁のＤ４１！！
篩さくφＢ）と障壁の良し厩しを示す餉（ｎｌを示した
ものである。５図中、破線は５ｉｎｈａらが１９７３年
に発表したデータであり、実線が今回本発明者らが測定
したデータである。・この図から見られるよう（＝約５
００℃以下ではＰｔとＧａＡｓとの間【二反応が生じて
も一気的特性は大きく変らないが、６００′Ｃ以Ｅとな
ると障壁特性が劣化−「る。従って、このままではＰｔ
をｙ−トとして用いるとソース、ト°レインｎ＋注入層
ノアニール（〜８００℃）の際にショットキー障壁が劣
化してしまうためセルファラインＭＥ８ＦＥＴはつくれ
ない。
、それら化合物の組成に依存してショットキー障壁の電
気的特性も変化する。第２図（ａｌ Ｉ （ｂ）はＧａ
Ａｓ ニＰｉを５００ Ａ ＩＬｔＩ！琢４し、温度を
変えて熱処理したときのショットキー障壁のＤ４１！！
篩さくφＢ）と障壁の良し厩しを示す餉（ｎｌを示した
ものである。５図中、破線は５ｉｎｈａらが１９７３年
に発表したデータであり、実線が今回本発明者らが測定
したデータである。・この図から見られるよう（＝約５
００℃以下ではＰｔとＧａＡｓとの間【二反応が生じて
も一気的特性は大きく変らないが、６００′Ｃ以Ｅとな
ると障壁特性が劣化−「る。従って、このままではＰｔ
をｙ−トとして用いるとソース、ト°レインｎ＋注入層
ノアニール（〜８００℃）の際にショットキー障壁が劣
化してしまうためセルファラインＭＥ８ＦＥＴはつくれ
ない。
ところが、本発明者らの実験によれば、 ＰｔとＧａＡ
ａとを比較的低温（４００℃明後）で−間熱処理をする
と、その後８００℃まで昇温してもその電気的特性が変
らないということが明らかとなった。第３図および８４
図は実験結果の一例を示すものである。ｎ型ＧａＡｓ結
晶にＰｔを５０ＯＡ蒸着し、熱処理を行った。１つは第
３図の破＠にのような温度プログラム、丁なわち室温か
ら一気に８００℃まで昇温して１０分間保持するという
もの、もう１つは実線Ｂのように４００℃に昇温し、そ
こで６０分間保持したあと、８００℃に昇温して１０分
間保持するというものである。これらの試料の裏面にＡ
ｕＧｅのオーミック電極を形成してショットキーダイオ
ードとして電気的特性を調べた結果、第３図のＡ、Ｂに
それぞれ対応して粥４図のＡ、Ｂのようなものであった
、ｍＫｆロダラムＡの場合のショットキー特性は余りよ
くない。一方、Ｂの場合は良好なショットキー特性を示
した。
ａとを比較的低温（４００℃明後）で−間熱処理をする
と、その後８００℃まで昇温してもその電気的特性が変
らないということが明らかとなった。第３図および８４
図は実験結果の一例を示すものである。ｎ型ＧａＡｓ結
晶にＰｔを５０ＯＡ蒸着し、熱処理を行った。１つは第
３図の破＠にのような温度プログラム、丁なわち室温か
ら一気に８００℃まで昇温して１０分間保持するという
もの、もう１つは実線Ｂのように４００℃に昇温し、そ
こで６０分間保持したあと、８００℃に昇温して１０分
間保持するというものである。これらの試料の裏面にＡ
ｕＧｅのオーミック電極を形成してショットキーダイオ
ードとして電気的特性を調べた結果、第３図のＡ、Ｂに
それぞれ対応して粥４図のＡ、Ｂのようなものであった
、ｍＫｆロダラムＡの場合のショットキー特性は余りよ
くない。一方、Ｂの場合は良好なショットキー特性を示
した。
本発明は以ｔの物理現映を利用したものである。すなわ
ち、ＰｔをＦＨＴのダート金輌とし。
ち、ＰｔをＦＨＴのダート金輌とし。
被４ｆｌｋｌ＝それをマスクとしてセルファラインでソ
ース、Ｐレイン用のｎ イオン注入を行った後、まず４
００℃前後で熱処理してＰｉとＧａＡｍの化合物を形成
し、次いで８００℃自１優に昇温して熱処理をしてれ
注入１ｍの不純物の活性化をするというものである。第
１段階のＰｔとＧａＡｓの化合物を形成する熱処理は、
好ましくは４００〜５００℃、１０〜６０分である。ま
た活性化のための熱処理の好ましい温度範囲は７５０〜
８５０℃である。
ース、Ｐレイン用のｎ イオン注入を行った後、まず４
００℃前後で熱処理してＰｉとＧａＡｍの化合物を形成
し、次いで８００℃自１優に昇温して熱処理をしてれ
注入１ｍの不純物の活性化をするというものである。第
１段階のＰｔとＧａＡｓの化合物を形成する熱処理は、
好ましくは４００〜５００℃、１０〜６０分である。ま
た活性化のための熱処理の好ましい温度範囲は７５０〜
８５０℃である。
本発明は従来４１１ＧされているＴｉ／Ｗなどを用いた
セルファライン型ＧａＡｓＭＥＳＦＥＴの製造方法に比
ベシヨットキーダート金−とＧａＡｍの密着性に優れ、
また電気的特性（１４壁の高さなど）の再現性、安定性
などの点で優れており、Ｇａ１ｎ ＩＧやＬＳＩの有効
な製造方法となりつる、。
セルファライン型ＧａＡｓＭＥＳＦＥＴの製造方法に比
ベシヨットキーダート金−とＧａＡｍの密着性に優れ、
また電気的特性（１４壁の高さなど）の再現性、安定性
などの点で優れており、Ｇａ１ｎ ＩＧやＬＳＩの有効
な製造方法となりつる、。
以下で具体的実施例にもとずいてセルファライン型Ｇａ
Ａｓ ＭＢＳＦＥＴの製造方法について述べる。第５図
は製造工程の一例である。半絶縁性Ｇａｐｓ結晶基板２
１にＳｉ イオＹをマスク２２１ｔ −！ を用いて１００ＫＶで４Ｘ１０ （ＪＫ 注入し、８
５０℃で１５分間アニールすること（二より活性１−２
３を選択的（＝形成する（ａ）。つづいてデート金属と
してのＰｔを５０ＯＡ蒸着してダート電極２４を形成し
くｂ）、これをマスクとして再びＳｉ イオンを１５
０ ＫＶで３Ｘ１０ ｍ 注入してｆ−）電極２４に
セルファラインされたイオン注入層２５．２６を形成す
る（Ｃ）。この試料を４００℃で６０分間熱処理すると
ｐｔｙ−トａ極２４とＧ ａ Ａ ｓとが反応して化合
物２２が形成される（ｄ）。この６０分の熱処理では蒸
着したＰｔは□ばゾ丁べて反応する。このあと８００ｔ
ｌ：昇温して１５分間熱処理して高−反イオン注入層ｒ
ｉ 、 ｚ ｓの不純物活性化を行い、ソース領域２５
１１ ドレイン領域２６’を形成し、その後ＡｕＧｅ
かうなるソース、ドレイン電極ｊ ８ 、２９を形成す
るｔｅｌ。
Ａｓ ＭＢＳＦＥＴの製造方法について述べる。第５図
は製造工程の一例である。半絶縁性Ｇａｐｓ結晶基板２
１にＳｉ イオＹをマスク２２１ｔ −！ を用いて１００ＫＶで４Ｘ１０ （ＪＫ 注入し、８
５０℃で１５分間アニールすること（二より活性１−２
３を選択的（＝形成する（ａ）。つづいてデート金属と
してのＰｔを５０ＯＡ蒸着してダート電極２４を形成し
くｂ）、これをマスクとして再びＳｉ イオンを１５
０ ＫＶで３Ｘ１０ ｍ 注入してｆ−）電極２４に
セルファラインされたイオン注入層２５．２６を形成す
る（Ｃ）。この試料を４００℃で６０分間熱処理すると
ｐｔｙ−トａ極２４とＧ ａ Ａ ｓとが反応して化合
物２２が形成される（ｄ）。この６０分の熱処理では蒸
着したＰｔは□ばゾ丁べて反応する。このあと８００ｔ
ｌ：昇温して１５分間熱処理して高−反イオン注入層ｒ
ｉ 、 ｚ ｓの不純物活性化を行い、ソース領域２５
１１ ドレイン領域２６’を形成し、その後ＡｕＧｅ
かうなるソース、ドレイン電極ｊ ８ 、２９を形成す
るｔｅｌ。
こうして、直列抵抗の小さなセルファライン型０１ム農
ＭＥ Ｓ Ｆ ＥＴがつくれる。このＭＢ２ ＦＥＴは
従来のようなソース、ドレイン部１ニセルファラインで
ｎ＋層がつくられていないＦＩＴ ｉ＝比べ相がコンダ
クタンスが約２倍以上であり、妬速スイッチングが可能
であった。またショットキーｌ”−）電橋の密着性がよ
く、再現性、安定性に′−優れた特性が得られた。
ＭＥ Ｓ Ｆ ＥＴがつくれる。このＭＢ２ ＦＥＴは
従来のようなソース、ドレイン部１ニセルファラインで
ｎ＋層がつくられていないＦＩＴ ｉ＝比べ相がコンダ
クタンスが約２倍以上であり、妬速スイッチングが可能
であった。またショットキーｌ”−）電橋の密着性がよ
く、再現性、安定性に′−優れた特性が得られた。
＠１図はｒ−ト金−をマスクとしてソース。
ドレイン部にｆｊ１３１１１ｆ不純物層を形成するセル
ファライン型ＭＥ ８ Ｆ ＥＴの基本構造を示す図、
粥２図ｆ１） 、 （ｂｌはＰｔとＧａＡｓのショット
キー障壁特性の熱処理諷ず依存性を示す図、第３図およ
び嘱４図は熱処理温度プログラムとその違いによるＰｔ
−ＧｍＡｓ ；ｙ ：１ツトキー障壁の′を流−電圧
特性あ１いを示す図、＠Ｓ図（ａ）〜（ｅ）は、本発明
の一実施例のＧａＡａ ＭＢＳＦＥＴの製造工程を示す
図である。 ２１・・・半絶縁性ＧａＡｓ結晶基板、２３・・・活性
層、２４・・・ｒ−ト電極（Ｐｔ）、 ２ｓ 、 ｘｉ
−＠濃闇イオン注入１−１２１・・・化合物、２５′・
・・ソース領域、２６１・・・ドレイン領域、２８・・
・ソース電極、２９・・・ドレイン電極。 出願人代理人 弁理士 鈴 江 武 彌第 １図 １１Ｗ２ｖ？Ｊ （ａ） （ｂ）慣４閲
ファライン型ＭＥ ８ Ｆ ＥＴの基本構造を示す図、
粥２図ｆ１） 、 （ｂｌはＰｔとＧａＡｓのショット
キー障壁特性の熱処理諷ず依存性を示す図、第３図およ
び嘱４図は熱処理温度プログラムとその違いによるＰｔ
−ＧｍＡｓ ；ｙ ：１ツトキー障壁の′を流−電圧
特性あ１いを示す図、＠Ｓ図（ａ）〜（ｅ）は、本発明
の一実施例のＧａＡａ ＭＢＳＦＥＴの製造工程を示す
図である。 ２１・・・半絶縁性ＧａＡｓ結晶基板、２３・・・活性
層、２４・・・ｒ−ト電極（Ｐｔ）、 ２ｓ 、 ｘｉ
−＠濃闇イオン注入１−１２１・・・化合物、２５′・
・・ソース領域、２６１・・・ドレイン領域、２８・・
・ソース電極、２９・・・ドレイン電極。 出願人代理人 弁理士 鈴 江 武 彌第 １図 １１Ｗ２ｖ？Ｊ （ａ） （ｂ）慣４閲
Claims (1)
- 【特許請求の範囲】 ｉｌ） ＧａＡｓ基板（二Ｐｔからなるダート電極を
形成し、このｒ−）電極をマスクとしてソース。 ドレイン部にドナー不純物を高濃度にイオン注入した後
、比較的低温で熱処理してｐｔとＧａＡｍの化合物を形
成し、続いて昇温熱処理来トランジスタの製造方法。 ＋２） ＰｔとＧａＡｓの化合物を形成Ｔる熱処理は
４００〜５００℃で１０〜６０分行ない、不純物を活性
化させる熱処理は７５０〜８５０ノスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57015073A JPS58132977A (ja) | 1982-02-02 | 1982-02-02 | シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57015073A JPS58132977A (ja) | 1982-02-02 | 1982-02-02 | シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58132977A true JPS58132977A (ja) | 1983-08-08 |
| JPS6312391B2 JPS6312391B2 (ja) | 1988-03-18 |
Family
ID=11878674
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57015073A Granted JPS58132977A (ja) | 1982-02-02 | 1982-02-02 | シヨツトキ−ゲ−ト型ＧａＡｓ電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58132977A (ja) |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012985A (ja) * | 1973-06-01 | 1975-02-10 | ||
| JPS53125777A (en) * | 1977-04-08 | 1978-11-02 | Nec Corp | Manufacture for field effect transistor |
| JPS56133872A (en) * | 1980-03-21 | 1981-10-20 | Sumitomo Electric Ind Ltd | Manufacture of semiconductor device |
-
1982
- 1982-02-02 JP JP57015073A patent/JPS58132977A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5012985A (ja) * | 1973-06-01 | 1975-02-10 | ||
| JPS53125777A (en) * | 1977-04-08 | 1978-11-02 | Nec Corp | Manufacture for field effect transistor |
| JPS56133872A (en) * | 1980-03-21 | 1981-10-20 | Sumitomo Electric Ind Ltd | Manufacture of semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6312391B2 (ja) | 1988-03-18 |
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