JPS58143576A - シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 - Google Patents
シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法Info
- Publication number
- JPS58143576A JPS58143576A JP57025907A JP2590782A JPS58143576A JP S58143576 A JPS58143576 A JP S58143576A JP 57025907 A JP57025907 A JP 57025907A JP 2590782 A JP2590782 A JP 2590782A JP S58143576 A JPS58143576 A JP S58143576A
- Authority
- JP
- Japan
- Prior art keywords
- implanted
- diagram
- gate
- gate metal
- ion
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
- H10D30/87—FETs having Schottky gate electrodes, e.g. metal-semiconductor FETs [MESFET]
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の属する技術分野〕
本発明はＧａＡ＠結晶を用いたショットキーゲート型電
界効果トランジスタの製造方法［１１１する。
界効果トランジスタの製造方法［１１１する。
Ｇａｐｓ結昌を用いたショットキーゲート型電界効果ト
ランジスタ（以下ＧａＡａ Ｍｉｉ：８ＦＩＴと称する
）は高周波増幅器や発振器壜どを構成する個別中導体素
子として広く使われている。オーた％最近 ゛でＦ
ｉＧａＡｓ Ｉ Ｃの基本素子としても憲要な役割を果
しつつある。このいずれの応用でもＧａＡｓＦＲＴの性
能を十分引き出すことが要求される。ＧａＡｓＦＩＴの
高周波性能指数は良く知られているように％Ｃｇｓ／ｇ
ｍで記述される。ここでＣｇｓはゲートソース間容量で
あり、ｇｍはＦＦ３Ｔの相互コンダクタンスである。
Ｃｇｍを減らし、Ｆｌを大きくしでやることによ）高周
波性能指数は改善される。
ランジスタ（以下ＧａＡａ Ｍｉｉ：８ＦＩＴと称する
）は高周波増幅器や発振器壜どを構成する個別中導体素
子として広く使われている。オーた％最近 ゛でＦ
ｉＧａＡｓ Ｉ Ｃの基本素子としても憲要な役割を果
しつつある。このいずれの応用でもＧａＡｓＦＲＴの性
能を十分引き出すことが要求される。ＧａＡｓＦＩＴの
高周波性能指数は良く知られているように％Ｃｇｓ／ｇ
ｍで記述される。ここでＣｇｓはゲートソース間容量で
あり、ｇｍはＦＦ３Ｔの相互コンダクタンスである。
Ｃｇｍを減らし、Ｆｌを大きくしでやることによ）高周
波性能指数は改善される。
ｇｍＫ着目すると、ＦＥＴの実質的な帥はｇｍ。
ｇｍ＝
１ ＋１ｍ ｏ Ｒｓ
となゐことが知られている０ｇｍｏはＦＥＴのチャネル
部の特性から決まる真性相互コンダクタンスである。こ
れが引き出しうる最大の側であるが、現実ＫＦｉソース
・ゲート間の直列抵抗Ｒｓがあゆ、この式のように実質
的ｔｇｍは訓０より小さなものとなってしまう、従って
、このＲｓをいかにして小さくするかが大きい相互コン
ダクタンスを得てＦＢＴの高周波特性を改養する鍵であ
る。
部の特性から決まる真性相互コンダクタンスである。こ
れが引き出しうる最大の側であるが、現実ＫＦｉソース
・ゲート間の直列抵抗Ｒｓがあゆ、この式のように実質
的ｔｇｍは訓０より小さなものとなってしまう、従って
、このＲｓをいかにして小さくするかが大きい相互コン
ダクタンスを得てＦＢＴの高周波特性を改養する鍵であ
る。
直列抵抗ＦＬＳを低減する方法としてセルファライン法
がある。第１図はその中で代表的なものである。まず第
１図（ａｌに示すように半絶縁性Ｇ１１Ａｓ結１ｉ１１
にマスク１−２を通してドナーイオンを選択的に注入し
、アニールして電気的な活性層１３を形成する。次に１
ｇ１図ｔｂ＋のように耐熱性ゲート金ｊ１ｇを＃７Ｆａ
ｔ（、、パターンニングしてケート１４を形成１−５こ
れをマスクとしてｈびドナーイオンを注入してソース、
ドレイン高績度領域１ｓｔ形成しそこにオーミック金属
１６ｔｌｉｋ着して第１図（Ｃ）のようなＦＥＴをつく
る。この方法Ｆｉ、にＳを低減する４のとして拳も確実
なセルファライン法であるがイオン注入が２回、アニー
ルが２回と工程数が多い難点がある。
がある。第１図はその中で代表的なものである。まず第
１図（ａｌに示すように半絶縁性Ｇ１１Ａｓ結１ｉ１１
にマスク１−２を通してドナーイオンを選択的に注入し
、アニールして電気的な活性層１３を形成する。次に１
ｇ１図ｔｂ＋のように耐熱性ゲート金ｊ１ｇを＃７Ｆａ
ｔ（、、パターンニングしてケート１４を形成１−５こ
れをマスクとしてｈびドナーイオンを注入してソース、
ドレイン高績度領域１ｓｔ形成しそこにオーミック金属
１６ｔｌｉｋ着して第１図（Ｃ）のようなＦＥＴをつく
る。この方法Ｆｉ、にＳを低減する４のとして拳も確実
なセルファライン法であるがイオン注入が２回、アニー
ルが２回と工程数が多い難点がある。
〔発明の目的」
この発明こうした従来のセルファライン法の工程数を簡
素化することを目的になされたものである。
素化することを目的になされたものである。
イオン注入ニーにおいて注入されたイオンは被注入物質
との衝突により停止する。従って、物質が異なれば、注
入イオンの侵入量は異る。このことを利用し九のが本発
明である。第２図ＶＣその骨子を示す。従来例ではゲー
ト直下のチャネル部の活性層とノース拳ドレイン部の活
性層＃−１ｔｌ・要とする不純物員度が異る丸め２回に
分けて注入される。
との衝突により停止する。従って、物質が異なれば、注
入イオンの侵入量は異る。このことを利用し九のが本発
明である。第２図ＶＣその骨子を示す。従来例ではゲー
ト直下のチャネル部の活性層とノース拳ドレイン部の活
性層＃−１ｔｌ・要とする不純物員度が異る丸め２回に
分けて注入される。
一方、不発１ｉＩＹ−あっては１回の注入によりチャネ
ル部とソース・ドレイン部を同時に形成する。加速され
たイオンは半導体結晶のみならず金属中にも侵入する９
例えば金（Ａｕ）の中の８ｉイオンの飛程（Ｒｐ）は理
論上３００ ｋｅＶの加速エネルキーの場合、約１００
ＯＡである。
ル部とソース・ドレイン部を同時に形成する。加速され
たイオンは半導体結晶のみならず金属中にも侵入する９
例えば金（Ａｕ）の中の８ｉイオンの飛程（Ｒｐ）は理
論上３００ ｋｅＶの加速エネルキーの場合、約１００
ＯＡである。
従って、第２図（ａ）Ｋ示すようにゲート金ＸＷを最初
に形成し、それをマスクとして適当なエネルギーでドナ
ーイオンを注入するとゲート金−ＣＩ！４のない領域は
イオンが深くかつ多量に入る。第２図（ｂ）は第２図（
１）のＡ−Ａ部の断面でみた注入不純物分布を模式的に
示したものである。
に形成し、それをマスクとして適当なエネルギーでドナ
ーイオンを注入するとゲート金−ＣＩ！４のない領域は
イオンが深くかつ多量に入る。第２図（ｂ）は第２図（
１）のＡ−Ａ部の断面でみた注入不純物分布を模式的に
示したものである。
一方、ゲート金属直下では注入イオ／の大部分はゲート
金属中で停止してしまい、一部がそれをつきぬけてＧａ
Ａｓ結晶中に入る。第２図（ａは第２図（ａ）の８−６
の断面でみ九不純物分布である。このように本発明＃ｉ
１回の注入によって必要とする２つの領域が形成できる
という大きな利点がある。
金属中で停止してしまい、一部がそれをつきぬけてＧａ
Ａｓ結晶中に入る。第２図（ａは第２図（ａ）の８−６
の断面でみ九不純物分布である。このように本発明＃ｉ
１回の注入によって必要とする２つの領域が形成できる
という大きな利点がある。
なお被注入試料表面の一部に絶縁製などのしゃへい＊質
をつくりその上からイオン注入し、＃に度の異る領域を
形成することは公知である。しかし通常はそうしたし中
へい物質にじゃへい効果そのものの役割しが吃たず本発
明のようにゲート金属そのものをしゃへい物質として利
用する例はない。
をつくりその上からイオン注入し、＃に度の異る領域を
形成することは公知である。しかし通常はそうしたし中
へい物質にじゃへい効果そのものの役割しが吃たず本発
明のようにゲート金属そのものをしゃへい物質として利
用する例はない。
本発明により耐熱性金属をゲートとしたセルファライン
グ−）ＦＥＴの製造工程が大幅に簡素化できる。
グ−）ＦＥＴの製造工程が大幅に簡素化できる。
本発明の一実施例を上述した第２図を参照して説明する
。半絶縁性Ｇａｐｓ結晶α結晶α針上性金属であるタン
グステン（Ｗ）を８００λスパッタ蒸着し、フォトリン
グラフィとドライエッＰングによシ長さ２μｍ＠２０声
のゲート電極−を形成１．た。
。半絶縁性Ｇａｐｓ結晶α結晶α針上性金属であるタン
グステン（Ｗ）を８００λスパッタ蒸着し、フォトリン
グラフィとドライエッＰングによシ長さ２μｍ＠２０声
のゲート電極−を形成１．た。
次に８ｉ０．膜′四をＣＶＤ法により堆積して、フォト
リソグラフィにより窓あけを行った。この上から８１イ
オンを１１ＳＯＫＶｆ ５ Ｘ １０” イ＃ ン／ｃ
ｄ注入り、８２０℃で１５分間アニールした。そのあと
ソース・ドレインオーミック電極（図示せず）トＬ Ｙ
：、 ＡｕＧｅ ｔ、ｌ１着、アロイした。このＦＥＴ
のｇｍＩＩｉ従来のセル７アライン法で作ったＦＭＴと
ｔｘｔ！同じであり、通常のＧｍＡｓ Ｆ Ｅ Ｔに比
べ１．８倍も太きかつ友。
リソグラフィにより窓あけを行った。この上から８１イ
オンを１１ＳＯＫＶｆ ５ Ｘ １０” イ＃ ン／ｃ
ｄ注入り、８２０℃で１５分間アニールした。そのあと
ソース・ドレインオーミック電極（図示せず）トＬ Ｙ
：、 ＡｕＧｅ ｔ、ｌ１着、アロイした。このＦＥＴ
のｇｍＩＩｉ従来のセル７アライン法で作ったＦＭＴと
ｔｘｔ！同じであり、通常のＧｍＡｓ Ｆ Ｅ Ｔに比
べ１．８倍も太きかつ友。
菖１図は耐熱性金属をゲートしたセルファラインＧｍＡ
ｓ ＭＨ８ＦｉｉｉＴの一般的な製造工程をボす。 第２図は１回注入による竜ルアアラインＦｈｉＴの構成
と不純物分布を示す図である。 １１・・・半絶縁性ＧａＡｓ基板
ｓ ＭＨ８ＦｉｉｉＴの一般的な製造工程をボす。 第２図は１回注入による竜ルアアラインＦｈｉＴの構成
と不純物分布を示す図である。 １１・・・半絶縁性ＧａＡｓ基板
Claims (1)
- 半絶縁性ＧａＡｓ 結晶に耐熱性金属を蒸着し、ゲート
蝋極となるように整形したのち、この蒸着膜をつきぬけ
るような加速エネルギーをもって不純切イオンを高−ｆ
Ｖｃ注入し、ソース及びドレンからなる＾不純＊一度領
域と、上記ゲート金属直下のチャネル低不純ＱＩ！Ｊ一
度領域とを同時に形成する仁とを特徴としたショットキ
ーゲート型電界効果トランジスタの製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57025907A JPS58143576A (ja) | 1982-02-22 | 1982-02-22 | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57025907A JPS58143576A (ja) | 1982-02-22 | 1982-02-22 | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58143576A true JPS58143576A (ja) | 1983-08-26 |
Family
ID=12178847
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57025907A Pending JPS58143576A (ja) | 1982-02-22 | 1982-02-22 | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58143576A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182575A (ja) * | 1983-04-01 | 1984-10-17 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPS60193331A (ja) * | 1984-03-15 | 1985-10-01 | Nec Corp | 半導体装置の製造方法 |
| US5030579A (en) * | 1989-04-04 | 1991-07-09 | Eaton Corporation | Method of making an FET by ion implantation through a partially opaque implant mask |
| US5138406A (en) * | 1989-04-04 | 1992-08-11 | Eaton Corporation | Ion implantation masking method and devices |
-
1982
- 1982-02-22 JP JP57025907A patent/JPS58143576A/ja active Pending
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59182575A (ja) * | 1983-04-01 | 1984-10-17 | Fujitsu Ltd | 電界効果型半導体装置 |
| JPS60193331A (ja) * | 1984-03-15 | 1985-10-01 | Nec Corp | 半導体装置の製造方法 |
| US5030579A (en) * | 1989-04-04 | 1991-07-09 | Eaton Corporation | Method of making an FET by ion implantation through a partially opaque implant mask |
| US5138406A (en) * | 1989-04-04 | 1992-08-11 | Eaton Corporation | Ion implantation masking method and devices |
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