JPS59182575A - 電界効果型半導体装置 - Google Patents
電界効果型半導体装置Info
- Publication number
- JPS59182575A JPS59182575A JP58057242A JP5724283A JPS59182575A JP S59182575 A JPS59182575 A JP S59182575A JP 58057242 A JP58057242 A JP 58057242A JP 5724283 A JP5724283 A JP 5724283A JP S59182575 A JPS59182575 A JP S59182575A
- Authority
- JP
- Japan
- Prior art keywords
- region
- layer
- film
- coated
- ion implantation
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（ａｔ 発明の技術分野
本発明は電界効果型化合物半導体装置、特に実効動作層
厚さを薄くすることによシ高い伝達コンダクタンスを有
する化合物半導体電界効果トランジスタに関する。
厚さを薄くすることによシ高い伝達コンダクタンスを有
する化合物半導体電界効果トランジスタに関する。
（１））技術の背景
半導体集積回路装置の動作速度を向上し消費電力を低下
させるためには、それらを構成する半導体装置の伝達コ
ンダクタンスを大きくすることが要求される。化合物半
導体装置としては、少数キャリヤの寿命が短い等の理由
により、一般に電界効果型トランジスタ（以下ＦＥＴと
いう）が用いられている。
させるためには、それらを構成する半導体装置の伝達コ
ンダクタンスを大きくすることが要求される。化合物半
導体装置としては、少数キャリヤの寿命が短い等の理由
により、一般に電界効果型トランジスタ（以下ＦＥＴと
いう）が用いられている。
電界効果トランジスタの伝達コンダクタンスｇＩＴｌわ
される。とこでεは誘電率、μはキャリヤ移動度、Ｗｇ
はゲート幅、ａは実効動作層厚さ、Ｌｇはゲート長、Ｖ
２８はゲート電圧、Ｖｔｈはしきい値電圧である。しか
るに、しきい値電圧Ｖｔｈの等しいＦＥＴにおいて同じ
ゲート電圧■、ｓを印加したとき単位ゲート幅尚りのｇ
ｍは誘電率ε、キャリヤ移動度７１に比例し実効動作層
厚さａ、ゲート長Ｌｇに反比例する。
される。とこでεは誘電率、μはキャリヤ移動度、Ｗｇ
はゲート幅、ａは実効動作層厚さ、Ｌｇはゲート長、Ｖ
２８はゲート電圧、Ｖｔｈはしきい値電圧である。しか
るに、しきい値電圧Ｖｔｈの等しいＦＥＴにおいて同じ
ゲート電圧■、ｓを印加したとき単位ゲート幅尚りのｇ
ｍは誘電率ε、キャリヤ移動度７１に比例し実効動作層
厚さａ、ゲート長Ｌｇに反比例する。
一般に伝達コンダクタンスを向上させる手法としては、
デバイス寸法の縮小及びゲート容量低減が同時に行われ
るところからゲート長Ｌｇの短縮が行われている。また
半導体装置としては主としてＳｉが用いられているが、
化合物半導体装置が提案されているの１ｄμが大きいこ
とによる。
デバイス寸法の縮小及びゲート容量低減が同時に行われ
るところからゲート長Ｌｇの短縮が行われている。また
半導体装置としては主としてＳｉが用いられているが、
化合物半導体装置が提案されているの１ｄμが大きいこ
とによる。
また、他に実効動作層深さａを小さくする方法によって
伝達コンダクタンスを向上させることが可能である。
伝達コンダクタンスを向上させることが可能である。
（ｅ） 従来技術と問題点
伝達コンダクタンスを向上させる手段として、前記のご
とく実効動作層厚さａを小さくすることが有効である。
とく実効動作層厚さａを小さくすることが有効である。
一般にＧａＡｓ等の化合物半導体集積回路を構成するＦ
ＥＴの動作層は高集積化に適することから半絶縁性半導
体基板に直接不純物をイオン注入し、熱処理を施して注
入したイオンを活性化させ、形成する場合が多い０イオ
ン注入による不純物の深さ方向の濃度分布はＬＳＳ理論
に従いガウス分布に近い形状となる一１イオン注入によ
シ形成された動作層の実効動作層ノツさけ、平均射影飛
程Ｒｐと射影飛程分散σにより決定されほぼ（Ｒｐ＋σ
・Ｊ（）程度と見積もることができる。ここでＲｐ及び
σは、イオン注入される半導体基板材料及び注入イオン
の種類を同じとすれば、イオン注入エネルギーの大きさ
に依存するＯイオン注入エネルギーを、Ｊ−さくすれば
Ｒ，ｌσともに小さくすることができ、結果的に実効動
作層厚さが薄くなるｏしかしながら、現在例えばＧａＡ
ｓにＳｔイオンを注入して動作層を形成する場合、イオ
ン注入エネルギーは５９ＫｅＶ程度と小さく、このエネ
ルギーを下げていくとイオン注入量ｒの注入量のばらつ
き等が大きくなるため、大幅にイオン注入エネルギーを
小さくすることは不可能である。
ＥＴの動作層は高集積化に適することから半絶縁性半導
体基板に直接不純物をイオン注入し、熱処理を施して注
入したイオンを活性化させ、形成する場合が多い０イオ
ン注入による不純物の深さ方向の濃度分布はＬＳＳ理論
に従いガウス分布に近い形状となる一１イオン注入によ
シ形成された動作層の実効動作層ノツさけ、平均射影飛
程Ｒｐと射影飛程分散σにより決定されほぼ（Ｒｐ＋σ
・Ｊ（）程度と見積もることができる。ここでＲｐ及び
σは、イオン注入される半導体基板材料及び注入イオン
の種類を同じとすれば、イオン注入エネルギーの大きさ
に依存するＯイオン注入エネルギーを、Ｊ−さくすれば
Ｒ，ｌσともに小さくすることができ、結果的に実効動
作層厚さが薄くなるｏしかしながら、現在例えばＧａＡ
ｓにＳｔイオンを注入して動作層を形成する場合、イオ
ン注入エネルギーは５９ＫｅＶ程度と小さく、このエネ
ルギーを下げていくとイオン注入量ｒの注入量のばらつ
き等が大きくなるため、大幅にイオン注入エネルギーを
小さくすることは不可能である。
（ｄ） 発明の目的
本発明の目的は、イオン注入により形成される動作層の
実効動作層厚さを薄くすることにより、高い伝達コンダ
クタンスを有する化合物半導体ＦＥＴを得ることにある
０ ＋ｅ＋ 発明の構成 上記の目的は、本発明によれば、ショットキーゲート下
の動作層をイオン注入層で措成し、該イオン注入層の表
面で不純物濃度が最大となり、斤くなるに従って濃度が
減少する濃度分布を該イオン注入層が備えていることを
特徴とするシフノドキーゲート形電界効果半導体装置と
することによシ達成される０ すなわち、化合物半導体基板上に形成された絶縁物また
はその他の薄膜層を通してイオン注入を行う工程により
作製されるＦＥＴの動作層の不純物の深さ方向の濃度分
布の最大濃度部分を、薄膜層の厚さとイオン注入エネル
ギーを調整して薄膜層と化合物半導体基板の界面にする
ことによって、一般的外イオン注入によって得ることの
不可能な濃度分布を得て、薄い実効動作層厚さを実現し
、それを動作層としたＦＥＴを作製することによシ達成
される。
実効動作層厚さを薄くすることにより、高い伝達コンダ
クタンスを有する化合物半導体ＦＥＴを得ることにある
０ ＋ｅ＋ 発明の構成 上記の目的は、本発明によれば、ショットキーゲート下
の動作層をイオン注入層で措成し、該イオン注入層の表
面で不純物濃度が最大となり、斤くなるに従って濃度が
減少する濃度分布を該イオン注入層が備えていることを
特徴とするシフノドキーゲート形電界効果半導体装置と
することによシ達成される０ すなわち、化合物半導体基板上に形成された絶縁物また
はその他の薄膜層を通してイオン注入を行う工程により
作製されるＦＥＴの動作層の不純物の深さ方向の濃度分
布の最大濃度部分を、薄膜層の厚さとイオン注入エネル
ギーを調整して薄膜層と化合物半導体基板の界面にする
ことによって、一般的外イオン注入によって得ることの
不可能な濃度分布を得て、薄い実効動作層厚さを実現し
、それを動作層としたＦＥＴを作製することによシ達成
される。
（ｆ＋ 発明の実施例
以下本発明を実施例により図面を参照して具体的に説明
する１、 第１図乃至第６図はＧ ａ Ａ ｓショットキバリア電
界効果トランジスタに係る本発明の一実施例の主要製造
工程を示す断回図であり、製造方法を例示しつつ本実施
例の構造を説明する。
する１、 第１図乃至第６図はＧ ａ Ａ ｓショットキバリア電
界効果トランジスタに係る本発明の一実施例の主要製造
工程を示す断回図であり、製造方法を例示しつつ本実施
例の構造を説明する。
第１図参照
半絶縁性砒化ガリーウム（ＧａＡｓ）基板１に反応性ス
パッタ法を使用して窒化アルミニウム（ＡＡＮ’よりな
る層２を例えば５５０Ａの厚さで形成する。
パッタ法を使用して窒化アルミニウム（ＡＡＮ’よりな
る層２を例えば５５０Ａの厚さで形成する。
この厚さは厚すぎると不純物濃度分布の最大ａ度部分を
界面にするために大きな注入エネルギーが必要となり、
結果的に射影飛程分散σが大きくなって、実効動作層厚
さが大きくなシ、伝達コンダクタンス増大の効果が薄れ
るため、１０００Ａ程度′以下であることが必要である
。
界面にするために大きな注入エネルギーが必要となり、
結果的に射影飛程分散σが大きくなって、実効動作層厚
さが大きくなシ、伝達コンダクタンス増大の効果が薄れ
るため、１０００Ａ程度′以下であることが必要である
。
第２図参照
半導体装置形成領域以外の領域を７オトレジスト３をも
ってマスクし、例えば５９ＫｅＶのエネルギーをもって
ンリコン（Ｓｌ）を４×１０′２〔ｌｌニア１１−２〕
程度に速択的にイオン注入する。本実施例で注入エネル
ギーを５９ＫｅＶとしたのはＡｌＮ膜の厚さが５５ＯＡ
のとき不純物濃度分布の最大ａ：要部分がＡｌＮ膜とＧ
ａＡｓ基板の界面に来る条件であるためであり、この条
件は薄層の種Ωと厚さにより異なる。
ってマスクし、例えば５９ＫｅＶのエネルギーをもって
ンリコン（Ｓｌ）を４×１０′２〔ｌｌニア１１−２〕
程度に速択的にイオン注入する。本実施例で注入エネル
ギーを５９ＫｅＶとしたのはＡｌＮ膜の厚さが５５ＯＡ
のとき不純物濃度分布の最大ａ：要部分がＡｌＮ膜とＧ
ａＡｓ基板の界面に来る条件であるためであり、この条
件は薄層の種Ωと厚さにより異なる。
第３図参照
フォトレジストを除去した後、反応性スパッタ法によシ
窒化アルミニーウム（Ａ４Ｎ’）４ｉ例えば８００膜程
度追加付着しこれを保護膜として温度約ｓ ｓ ｏ （
℃）＋時間約２０分間の熱処理を施すことによって注入
イオンを活性化しｎ′形領領域５形成する。
窒化アルミニーウム（Ａ４Ｎ’）４ｉ例えば８００膜程
度追加付着しこれを保護膜として温度約ｓ ｓ ｏ （
℃）＋時間約２０分間の熱処理を施すことによって注入
イオンを活性化しｎ′形領領域５形成する。
このような条件で作製した動作層の不純物濃度の深さ方
向の分布を第７図に実線１１で示す〇一点鎖線１２は同
じイオン注入エネルギーでＡｌＮ膜を通さずにイオン注
入を行った場合の濃度分布であり、実効動作層厚さはＡ
ＪＮ膜を通してイオン注入した場合の方がかなり小さい
ことが示されている。ここで最大不純物濃度が異なるの
は、両方法におけるしきい値電圧Ｖｔｈを等しくするた
めでありＡＪＮ膜を通してイオン注入する場合の方が一
般のイオン注入による場合の４倍程度の不純物濃度が必
要である。
向の分布を第７図に実線１１で示す〇一点鎖線１２は同
じイオン注入エネルギーでＡｌＮ膜を通さずにイオン注
入を行った場合の濃度分布であり、実効動作層厚さはＡ
ＪＮ膜を通してイオン注入した場合の方がかなり小さい
ことが示されている。ここで最大不純物濃度が異なるの
は、両方法におけるしきい値電圧Ｖｔｈを等しくするた
めでありＡＪＮ膜を通してイオン注入する場合の方が一
般のイオン注入による場合の４倍程度の不純物濃度が必
要である。
以下一般のＧ＋ａＡｓ電界効果トランジスタの製造方法
によυＦＥＴを作製すれば良いが本実施例では本件出願
人が先に特願昭５５−１８９５４４号にて示した半導体
装置の製造方法に従った場合を示す。
によυＦＥＴを作製すれば良いが本実施例では本件出願
人が先に特願昭５５−１８９５４４号にて示した半導体
装置の製造方法に従った場合を示す。
第４図参照
半導体基板上の窒化アルミニウム（ＡｌＮ）を除去した
後、不純物を活性化する熱処理を施してもショットキー
特性が保持されるゲート電極材料、例えばタングステン
・シリサイド（ＷｓＳｉｓ）からなる合金層をスパッタ
リング法によシ形成し、これをパターニングしてゲート
電極６を形成する。しかる後に該ゲート電極６及び５Ｉ
０２膜７をマスクとしてＳｉを注入エネルギー約１７５
（ＫｅＶ）において１．７ Ｘ １０１３［ｃｍ−２膜
程度注入する。
後、不純物を活性化する熱処理を施してもショットキー
特性が保持されるゲート電極材料、例えばタングステン
・シリサイド（ＷｓＳｉｓ）からなる合金層をスパッタ
リング法によシ形成し、これをパターニングしてゲート
電極６を形成する。しかる後に該ゲート電極６及び５Ｉ
０２膜７をマスクとしてＳｉを注入エネルギー約１７５
（ＫｅＶ）において１．７ Ｘ １０１３［ｃｍ−２膜
程度注入する。
第５図参照
５ｉｎ２膜７を除去した後、ＳｌＯ□膜８を熱処理保護
膜としてＣＶＤによシ付着し、温度約８００〔℃〕時間
１０分程度の熱処理を施すことによってｎ生型領域９を
形成する。
膜としてＣＶＤによシ付着し、温度約８００〔℃〕時間
１０分程度の熱処理を施すことによってｎ生型領域９を
形成する。
第６図参照
Ｓ ｉ Ｏ２膜を除去した後、ｎ十型領域９上に金ゲル
マニウム（ＡｕＧｅ）／金（Ａｕ）層を真空蒸着法によ
って形成しこれをリフトオフ法によシバターニングして
、ソース・ドレイン電極１０を形成してＦＥＴを完成す
る。
マニウム（ＡｕＧｅ）／金（Ａｕ）層を真空蒸着法によ
って形成しこれをリフトオフ法によシバターニングして
、ソース・ドレイン電極１０を形成してＦＥＴを完成す
る。
以上説明した実施例においてイオン注入を通す薄膜とし
てＡｌＮ膜を用いたが、他の５ｉｎ２膜やＳ ｉｓ Ｎ
４膜、その他の材料による薄膜でも可能である。但し、
ＧａＡｓとの膨張係数を合致させるには、ＡＩＮが最適
である。
てＡｌＮ膜を用いたが、他の５ｉｎ２膜やＳ ｉｓ Ｎ
４膜、その他の材料による薄膜でも可能である。但し、
ＧａＡｓとの膨張係数を合致させるには、ＡＩＮが最適
である。
以上の実施例によるＧａＡｓＦＥＴの単位ゲート幅当り
の伝達コンダクタンスはＬ２＝１μｍで、Ｖｔｈ＝０．
０２Ｖでｇｍ：２７０ ｍＳ／ｘｉ、 Ｖｔｈ＝−０，
０４Ｖで３００ ｍＳ ／ｍｒｔ＋でアシ、一般のイオ
ン注入分布（第７図の１２）の動作層を持つＦＥＴの伝
達コ ′ンダクタンスの約１．６倍であった。また集
積回路装置を構成するのに要求されるＦＥＴのしきい値
電圧Ｖｔｈの標準偏差も直径２インチの円形基板全面約
１００点の測定で４４ｍｅＶと小さく十分な均一性を有
していた。
の伝達コンダクタンスはＬ２＝１μｍで、Ｖｔｈ＝０．
０２Ｖでｇｍ：２７０ ｍＳ／ｘｉ、 Ｖｔｈ＝−０，
０４Ｖで３００ ｍＳ ／ｍｒｔ＋でアシ、一般のイオ
ン注入分布（第７図の１２）の動作層を持つＦＥＴの伝
達コ ′ンダクタンスの約１．６倍であった。また集
積回路装置を構成するのに要求されるＦＥＴのしきい値
電圧Ｖｔｈの標準偏差も直径２インチの円形基板全面約
１００点の測定で４４ｍｅＶと小さく十分な均一性を有
していた。
本実施例においては能動層形成のための不純物イオン注
入における濃度分布の最大濃度を薄膜層とＧａＡｓの界
面に一致させたが、これは多少ずらしてもよいし、又、
その最大濃度深さは薄膜層厚さよ９小とすれば、界面で
最大濃度となシ１、同様な効果が得られるのはいうまで
もない０まだ、ショットキーゲート構造の外にＭＩＳ型
でも高コンタフタンスのＦＥＴを同様にして実現できる
ものである。
入における濃度分布の最大濃度を薄膜層とＧａＡｓの界
面に一致させたが、これは多少ずらしてもよいし、又、
その最大濃度深さは薄膜層厚さよ９小とすれば、界面で
最大濃度となシ１、同様な効果が得られるのはいうまで
もない０まだ、ショットキーゲート構造の外にＭＩＳ型
でも高コンタフタンスのＦＥＴを同様にして実現できる
ものである。
（ｇ） 発明の詳細
な説明した如く本発明によれば、伝達コンダクタンスの
大きな、高速度スイッチング特性の優れた化合物半稈体
電界効果トランジスタが提供される。
大きな、高速度スイッチング特性の優れた化合物半稈体
電界効果トランジスタが提供される。
第１図乃至第６図は化合物電界効果トランジスタに係る
本発明の実施例の主要製造工程を示す断面図、第７図は
本実施例に寂けるＦＥＴと一般のイオン注入によるＦＥ
Ｔの動作層の不純物濃度の深さ方向分布を示した図であ
るＯ
本発明の実施例の主要製造工程を示す断面図、第７図は
本実施例に寂けるＦＥＴと一般のイオン注入によるＦＥ
Ｔの動作層の不純物濃度の深さ方向分布を示した図であ
るＯ
Claims (1)
- 制御ゲート下の動作層をイオン注入化合物半導体層で構
成し、該イオン注入層の表面で不純物濃度が最大となり
、深くなるに従って濃度が減少する濃度分布を該イオン
注入層が備えていると逅を′特徴とする電界効果型半導
体装置。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58057242A JPS59182575A (ja) | 1983-04-01 | 1983-04-01 | 電界効果型半導体装置 |
| EP83307213A EP0112657B1 (en) | 1982-11-29 | 1983-11-25 | Field effect transistor and process for fabricating it |
| DE8383307213T DE3381683D1 (de) | 1982-11-29 | 1983-11-25 | Feldeffekttransistor und verfahren zu seiner herstellung. |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP58057242A JPS59182575A (ja) | 1983-04-01 | 1983-04-01 | 電界効果型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS59182575A true JPS59182575A (ja) | 1984-10-17 |
Family
ID=13050060
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58057242A Pending JPS59182575A (ja) | 1982-11-29 | 1983-04-01 | 電界効果型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS59182575A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57114284A (en) * | 1981-01-06 | 1982-07-16 | Toshiba Corp | Field effect transistor |
| JPS58143576A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
| JPS58147160A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | シヨツトキ型電界効果トランジスタの製造方法 |
| JPS59158565A (ja) * | 1983-02-28 | 1984-09-08 | Toshiba Corp | 電界効果トランジスタの製造方法 |
-
1983
- 1983-04-01 JP JP58057242A patent/JPS59182575A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS57114284A (en) * | 1981-01-06 | 1982-07-16 | Toshiba Corp | Field effect transistor |
| JPS58143576A (ja) * | 1982-02-22 | 1983-08-26 | Toshiba Corp | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 |
| JPS58147160A (ja) * | 1982-02-26 | 1983-09-01 | Toshiba Corp | シヨツトキ型電界効果トランジスタの製造方法 |
| JPS59158565A (ja) * | 1983-02-28 | 1984-09-08 | Toshiba Corp | 電界効果トランジスタの製造方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US5420048A (en) | Manufacturing method for SOI-type thin film transistor | |
| US4711858A (en) | Method of fabricating a self-aligned metal-semiconductor FET having an insulator spacer | |
| US4642879A (en) | Method of making self-aligned FET using GaAs substrate and spatially controlled implanted channel region | |
| JPS61187224A (ja) | シリコン基板上に電界効果装置を製造する方法 | |
| US4717685A (en) | Method for producing a metal semiconductor field effect transistor | |
| JPH0259624B2 (ja) | ||
| EP0112657B1 (en) | Field effect transistor and process for fabricating it | |
| JPH0329301B2 (ja) | ||
| JPS63248136A (ja) | 半導体装置 | |
| JPS59188978A (ja) | シヨツトキゲ−ト型ｆｅｔの製造方法 | |
| JPS616871A (ja) | 電界効果トランジスタの製造方法 | |
| JPS6236874A (ja) | 半導体装置 | |
| JPH0228254B2 (ja) | ||
| JPS61129878A (ja) | 半導体装置 | |
| JPS61123187A (ja) | 半導体装置の製造方法 | |
| JP2506733B2 (ja) | 半導体装置の製造方法 | |
| JPS6332273B2 (ja) | ||
| JPS6142963A (ja) | 半導体装置の製造方法 | |
| JPS6057980A (ja) | 半導体装置の製造方法 | |
| JPH028454B2 (ja) | ||
| JPS59229875A (ja) | シヨツトキ−ゲ−ト型電界効果トランジスタの製造方法 | |
| JPS61177780A (ja) | 半導体装置の製造方法 | |
| JPH04134832A (ja) | 電界効果トランジスタ | |
| JPS61114582A (ja) | 半導体装置 | |
| JPS59194476A (ja) | 半導体装置の製造方法 |