JPS58145152A - ダ−リントン接続構造のトランジスタ - Google Patents
ダ−リントン接続構造のトランジスタInfo
- Publication number
- JPS58145152A JPS58145152A JP57029402A JP2940282A JPS58145152A JP S58145152 A JPS58145152 A JP S58145152A JP 57029402 A JP57029402 A JP 57029402A JP 2940282 A JP2940282 A JP 2940282A JP S58145152 A JPS58145152 A JP S58145152A
- Authority
- JP
- Japan
- Prior art keywords
- stage
- base
- emitter
- transistor
- darlington
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はトランジスタに係り、特にダーリントン接続
構造のトランジスタの性能向上のための改良ｅこ関する
ものである。
構造のトランジスタの性能向上のための改良ｅこ関する
ものである。
一般にトランジスタ末子の性能として電流増幅率り、８
が重要であり、これを大きくするだめの素子の接続方法
としてダーリントン接続が多用きれる。この場合、素子
を複数個用いる方式と、１個の素子で構成する方式とが
あるが、最近は後者の万が装置の小形化の上で有利であ
るので、広く用いられている。
が重要であり、これを大きくするだめの素子の接続方法
としてダーリントン接続が多用きれる。この場合、素子
を複数個用いる方式と、１個の素子で構成する方式とが
あるが、最近は後者の万が装置の小形化の上で有利であ
るので、広く用いられている。
第１図は２個の素子によるダーリントン接続の接続図で
、Ｔｒｌ、 ’１’ｒ、、がそれぞれトランジスタで、
Ｃはコレクタ、Ｅはエミッタ、Ｂはベースを示し、それ
ぞれの添字はトランジスタの添字に対応−ｒる。
、Ｔｒｌ、 ’１’ｒ、、がそれぞれトランジスタで、
Ｃはコレクタ、Ｅはエミッタ、Ｂはベースを示し、それ
ぞれの添字はトランジスタの添字に対応−ｒる。
■ｏはコレクター流、稲はエミッタ電流、■Ｂはベース
電流である０１し目のトランジスタＴｒ１および２段目
のトランジスタＴｒ２の′電流」臂中−率をそｔＩそれ
り、。１訃よびり、２□とすると総合した素子の電流増
幅率ｈＦＥ紹ｈト・Ｅ＝ｈｌ”別−ｈ、・Ｅ２となり・
ｈＩＩＩ ｈｒ Ｅ ２はともに１に比して十分大きい
ので、この総合電流増幅率ｈＦｄ目個のトランジスタの
それに比して相当大きな値になることが判る。その結果
、１段目のトランジスタＴｒ１を流れる電流に比して２
段目のトランジスラダ］′ｒ２を流れる電流は大きくな
り、従って両トランジスタが同一材料で構成きれる場合
には、当然２段目のトランジスタＴｒ２の大きざ（ナツ
プ面積）を１段目のトランジスタＴｒ１より大きくする
。
電流である０１し目のトランジスタＴｒ１および２段目
のトランジスタＴｒ２の′電流」臂中−率をそｔＩそれ
り、。１訃よびり、２□とすると総合した素子の電流増
幅率ｈＦＥ紹ｈト・Ｅ＝ｈｌ”別−ｈ、・Ｅ２となり・
ｈＩＩＩ ｈｒ Ｅ ２はともに１に比して十分大きい
ので、この総合電流増幅率ｈＦｄ目個のトランジスタの
それに比して相当大きな値になることが判る。その結果
、１段目のトランジスタＴｒ１を流れる電流に比して２
段目のトランジスラダ］′ｒ２を流れる電流は大きくな
り、従って両トランジスタが同一材料で構成きれる場合
には、当然２段目のトランジスタＴｒ２の大きざ（ナツ
プ面積）を１段目のトランジスタＴｒ１より大きくする
。
第２図はダーリントン接続を１個の素子で構成した構成
回路図で、第１図と同等部分は同一符号で示す。但し、
谷符号に１ダツシユ」を付［７て１個の素子による構成
であることを示す。この場合は上述のように２段目のト
ランジスタＴｒ′２の寸法（チップ上の面積）が大きい
ことによる、そのベースＢイを構成する面積部位の抵抗
が大きく々す、これが図示抵抗心として１段目のトラン
ジスタＴ、′１のエミツタト」（と上述のベース８（ト
の間に仲人された形となる。そ（〜で、この抵抗を弓の
埴が大きい場合には電流増幅率り、。が低下するが、第
２図のような２段のトランジスタによる構成では、その
影＃け比軟的小きく、前述の装置小形化のメリットの方
が大きい。
回路図で、第１図と同等部分は同一符号で示す。但し、
谷符号に１ダツシユ」を付［７て１個の素子による構成
であることを示す。この場合は上述のように２段目のト
ランジスタＴｒ′２の寸法（チップ上の面積）が大きい
ことによる、そのベースＢイを構成する面積部位の抵抗
が大きく々す、これが図示抵抗心として１段目のトラン
ジスタＴ、′１のエミツタト」（と上述のベース８（ト
の間に仲人された形となる。そ（〜で、この抵抗を弓の
埴が大きい場合には電流増幅率り、。が低下するが、第
２図のような２段のトランジスタによる構成では、その
影＃け比軟的小きく、前述の装置小形化のメリットの方
が大きい。
第３図は更に電流増幅率向上のために、１個の累子内Ｖ
（３個のトランジスタのダーリントン接続構成とした場
合の構成回路図で、以下これを３段ダーリントン索子と
呼ぶ。図において、に Ｈ’ ｒ ｈｒ １’ ＋ Ｂ
１’は初段のコレクタ、エミッタ、ベース、ｃ ニア
’ 、 ０２′、 Ｂ ２′は２段目のコレクタ、エミ
ッタ、ベース、’３１Ｅ３’ＩＢ 、′は３Ｊ＆目のコ
レクタ、エミッタ、ベースである。
（３個のトランジスタのダーリントン接続構成とした場
合の構成回路図で、以下これを３段ダーリントン索子と
呼ぶ。図において、に Ｈ’ ｒ ｈｒ １’ ＋ Ｂ
１’は初段のコレクタ、エミッタ、ベース、ｃ ニア
’ 、 ０２′、 Ｂ ２′は２段目のコレクタ、エミ
ッタ、ベース、’３１Ｅ３’ＩＢ 、′は３Ｊ＆目のコ
レクタ、エミッタ、ベースである。
Ｒ，ｚ 、 Ｒ２Ｌは電流増幅率に影響を与える素子の
もつ抵抗である。１段目から３段目へと、流れる電流が
大きくなるので、テップ上の占有面積が順次大きくなる
ことを図式的に表現している。３段ダーリントン素子の
本来の目的は電流増幅率を大きくし、かつモジュールの
小形化のためシこ１個の素子で構成する点にある。その
上、素子に対して外部から加えられる電圧に耐えるため
、いわゆる耐圧を高くするため、高い固有抵抗をもつ材
料を用いる必をがある。従って、抵抗Ｒ１ｚとＲノとの
間にＲ２１）Ｒ１／なる関係を生じ、第２図の場合より
電流増幅率ＶＣ対する抵抗Ｒ２′の影響が大きくなり、
実用上多大の問題を生じていた。
もつ抵抗である。１段目から３段目へと、流れる電流が
大きくなるので、テップ上の占有面積が順次大きくなる
ことを図式的に表現している。３段ダーリントン素子の
本来の目的は電流増幅率を大きくし、かつモジュールの
小形化のためシこ１個の素子で構成する点にある。その
上、素子に対して外部から加えられる電圧に耐えるため
、いわゆる耐圧を高くするため、高い固有抵抗をもつ材
料を用いる必をがある。従って、抵抗Ｒ１ｚとＲノとの
間にＲ２１）Ｒ１／なる関係を生じ、第２図の場合より
電流増幅率ＶＣ対する抵抗Ｒ２′の影響が大きくなり、
実用上多大の問題を生じていた。
この発明は以上のような問題点に鑑みてなされたもので
、上記抵抗Ｒ２′を短絡することによって飛躍的に性能
の向上した３段ダーリントン素子を提供することを目的
としている。
、上記抵抗Ｒ２′を短絡することによって飛躍的に性能
の向上した３段ダーリントン素子を提供することを目的
としている。
第４図はこの発明の原理を示す回路図で、図示のようＶ
Ｃ低抵抗２′と並列に低抵抗電流路ｒ２′を設けること
によって、抵抗Ｒ２／の電流増幅率への影響を大幅に緩
和し、高耐電圧性を保持しながら電流増幅率の大きい３
段ダーリントン素子が得られる。
Ｃ低抵抗２′と並列に低抵抗電流路ｒ２′を設けること
によって、抵抗Ｒ２／の電流増幅率への影響を大幅に緩
和し、高耐電圧性を保持しながら電流増幅率の大きい３
段ダーリントン素子が得られる。
この発明の具体的実施例を示す前に、従来の３段タ゛−
リントン素子の具体的構成例について説明する。第５図
は従来の３段ダーリントン素子の具体的構成を示す平面
図、第６図および第７図はそれぞれ第５図における■−
■線および饋−Ｖ髪線での断面図、第８図は斜視図であ
る。図において、（１）はｎ形基板、（２）は各トラン
ジスタの共通のコレクタ頭載を形成するｎ−影領域、（
３） ｉｔベースＢ 、ｚを構成するｐ影領域、（４〕
はベースＢ’を構成するｐ影領域、（６）はエミッタＥ
、′を構成するｎ形頭載、（７）はエミッタＥ２′を
構成するｎ影領域、（８ａ） 、 （８ｂ）−−一（８
ｆ）は並列に接続されてエミッタＥ 、／を構成するｎ
影領域、（９）は半導体の上表面に形成されたアルミニ
ウムメタライズ層、ＱＯはメタライズ層（９）を所要の
区域に区画する絶縁層、（ｌｌ）はエミッタＥ３′を外
部回路に接続するだめのボンディング領域である。
リントン素子の具体的構成例について説明する。第５図
は従来の３段ダーリントン素子の具体的構成を示す平面
図、第６図および第７図はそれぞれ第５図における■−
■線および饋−Ｖ髪線での断面図、第８図は斜視図であ
る。図において、（１）はｎ形基板、（２）は各トラン
ジスタの共通のコレクタ頭載を形成するｎ−影領域、（
３） ｉｔベースＢ 、ｚを構成するｐ影領域、（４〕
はベースＢ’を構成するｐ影領域、（６）はエミッタＥ
、′を構成するｎ形頭載、（７）はエミッタＥ２′を
構成するｎ影領域、（８ａ） 、 （８ｂ）−−一（８
ｆ）は並列に接続されてエミッタＥ 、／を構成するｎ
影領域、（９）は半導体の上表面に形成されたアルミニ
ウムメタライズ層、ＱＯはメタライズ層（９）を所要の
区域に区画する絶縁層、（ｌｌ）はエミッタＥ３′を外
部回路に接続するだめのボンディング領域である。
図から判るように２段目のエミッタＥ２′から３段目の
ベースＢ３′へ入る電流は表面のメタライズ層（９）と
ｐ形ペース拡散層（５）とに別れて流れるが、メタライ
ズ層（９）の厚さが薄いのでｐ形ペース拡ｆｉ 層（５
）の抵抗による影響が大きく、前述のように電流増幅率
を低下させる。
ベースＢ３′へ入る電流は表面のメタライズ層（９）と
ｐ形ペース拡散層（５）とに別れて流れるが、メタライ
ズ層（９）の厚さが薄いのでｐ形ペース拡ｆｉ 層（５
）の抵抗による影響が大きく、前述のように電流増幅率
を低下させる。
第９図はこの発明の一実施例を示す斜視図で、半導体素
子自体は第５図〜第８図に示した従来例と全く同一であ
る。これに第９図に示すように２段目のエミッタＥ の
表面と３段目のベースＢ３′の表面とにわたって、例え
ばアルミニウムワイヤ＋１２．）でボンディングした。
子自体は第５図〜第８図に示した従来例と全く同一であ
る。これに第９図に示すように２段目のエミッタＥ の
表面と３段目のベースＢ３′の表面とにわたって、例え
ばアルミニウムワイヤ＋１２．）でボンディングした。
このワイヤボンディングによる電路が第４図における低
抵抗電流路ｒ２／に相当し、抵抗Ｒ２′に比して十分小
ざい値にすることができ高耐電圧性を保持しつつ電流増
幅率を大きくすることができる。発明者らの実験では第
８図の従来例に比して２倍以上の電流増幅率が得られる
ことが判った。
抵抗電流路ｒ２／に相当し、抵抗Ｒ２′に比して十分小
ざい値にすることができ高耐電圧性を保持しつつ電流増
幅率を大きくすることができる。発明者らの実験では第
８図の従来例に比して２倍以上の電流増幅率が得られる
ことが判った。
以上実施例ではアルミニウムワイヤでボンディングした
が、アルミニウムに限らず抵抗Ｒ２′に比して低い抵抗
ｒ２′が得られる導電体であれは、この発明の目的は達
成できる。
が、アルミニウムに限らず抵抗Ｒ２′に比して低い抵抗
ｒ２′が得られる導電体であれは、この発明の目的は達
成できる。
以上詳述したようにこの発明になる３段ダーリントン素
子では２段目のエミッタと３段目のベースとにわたって
良導体によるボンディングを施しそれらの間の抵抗を低
下きせたので、＾耐電圧特性を保持しつつ、大きな電流
増幅率が実現できる０
子では２段目のエミッタと３段目のベースとにわたって
良導体によるボンディングを施しそれらの間の抵抗を低
下きせたので、＾耐電圧特性を保持しつつ、大きな電流
増幅率が実現できる０
第１図は２個の素子によるダーリントン接続の接続図、
第２図はダーリントン接続を１個の素子で構成した構成
回路図、第３図は１個の素子内に３段のダーリントン接
続を構成した場合の構成回路図、第４図はこの発明の原
理を示す回路図、第５図は従来の３段ダーリントン索子
の具体的構成例を示す平面図、第６図および第７図はそ
れぞれ第５図におけるＶｆ−Ｖｆ線およびｖｎ−ｖｎ線
での断面図、第８図はその斜視図、第９図はこの発明の
一実施例を示す斜視図である。 図において、（２）は共通コレクタ層、（３） 、 （
４） 、 （５）はベース領域、（６）、（７）および
（８ａ）〜（８ｆ）はエミッタ領域、（９）はメタライ
ズ層、Ｑｌは絶縁層、（１２）はアルミニウムワイヤ（
良導電体）である。 なお、図中同一符号は同一または和尚部分を示すＯ 代理人 葛野信−（外１名） ２１
第２図はダーリントン接続を１個の素子で構成した構成
回路図、第３図は１個の素子内に３段のダーリントン接
続を構成した場合の構成回路図、第４図はこの発明の原
理を示す回路図、第５図は従来の３段ダーリントン索子
の具体的構成例を示す平面図、第６図および第７図はそ
れぞれ第５図におけるＶｆ−Ｖｆ線およびｖｎ−ｖｎ線
での断面図、第８図はその斜視図、第９図はこの発明の
一実施例を示す斜視図である。 図において、（２）は共通コレクタ層、（３） 、 （
４） 、 （５）はベース領域、（６）、（７）および
（８ａ）〜（８ｆ）はエミッタ領域、（９）はメタライ
ズ層、Ｑｌは絶縁層、（１２）はアルミニウムワイヤ（
良導電体）である。 なお、図中同一符号は同一または和尚部分を示すＯ 代理人 葛野信−（外１名） ２１
Claims (1)
- （１）第１伝導形の共通コレクタｊ−の表面部に単位ト
ランジスタ毎の第２伝導形のベース領域が互いに独立に
形成され、これらのベース領域の表面部の一部にそれぞ
れ第１伝導形のエミッタ領域か形成されてなる半導体基
体の表面にメタライズ層か形成され、」二記単位トラン
ジスタが順次ダーリントン接続となるように上記メタラ
イズ層が絶縁層によってＷＴ要の区画を施されたものに
おいて、上記ダーリントン接続を構成する少くとも最終
段の上記単位トランジスタのベース領域上の上記メタラ
イズ層とその前段の上記単位トランジスタのエミッタ領
域上の上記メタライズ層とにわたってこれらを接続する
良導電体を設けたことを特徴とするダーリントン接続構
造のトランジスタ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57029402A JPS58145152A (ja) | 1982-02-23 | 1982-02-23 | ダ−リントン接続構造のトランジスタ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57029402A JPS58145152A (ja) | 1982-02-23 | 1982-02-23 | ダ−リントン接続構造のトランジスタ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58145152A true JPS58145152A (ja) | 1983-08-29 |
| JPS6250065B2 JPS6250065B2 (ja) | 1987-10-22 |
Family
ID=12275139
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57029402A Granted JPS58145152A (ja) | 1982-02-23 | 1982-02-23 | ダ−リントン接続構造のトランジスタ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58145152A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994880A (en) * | 1986-10-31 | 1991-02-19 | Nippondenso Co., Ltd. | Semiconductor device constituting bipolar transistor |
-
1982
- 1982-02-23 JP JP57029402A patent/JPS58145152A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4994880A (en) * | 1986-10-31 | 1991-02-19 | Nippondenso Co., Ltd. | Semiconductor device constituting bipolar transistor |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6250065B2 (ja) | 1987-10-22 |
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