JPS5817653A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS5817653A JPS5817653A JP56115077A JP11507781A JPS5817653A JP S5817653 A JPS5817653 A JP S5817653A JP 56115077 A JP56115077 A JP 56115077A JP 11507781 A JP11507781 A JP 11507781A JP S5817653 A JPS5817653 A JP S5817653A
- Authority
- JP
- Japan
- Prior art keywords
- transistor
- diode
- transistors
- darlington
- chip
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
- H10D84/60—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of at least one component covered by groups H10D10/00 or H10D18/00, e.g. integration of BJTs
- H10D84/641—Combinations of only vertical BJTs
- H10D84/642—Combinations of non-inverted vertical BJTs of the same conductivity type having different characteristics, e.g. Darlington transistors
Landscapes
- Bipolar Integrated Circuits (AREA)
- Bipolar Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はダーリントン・トランジスタの構造に関する。
第１図に示すようなダーリントン・トランジスタ回路を
半導体装置として構成するには、第２図に示すように例
えばＮｌｌ′ＩＰＩ１体基板ｌを共通のコレクタとして
基板主表面にＰ濫拡散層２を共通のペースとする２つの
ＮＰＮ）ランジスタＱ１．Ｑｔを形成し、入力側（駆動
段）のＦランジスタＱ。
半導体装置として構成するには、第２図に示すように例
えばＮｌｌ′ＩＰＩ１体基板ｌを共通のコレクタとして
基板主表面にＰ濫拡散層２を共通のペースとする２つの
ＮＰＮ）ランジスタＱ１．Ｑｔを形成し、入力側（駆動
段）のＦランジスタＱ。
のエミッタ（Ｂ゛）を出力側（パワ一段）のトランジス
タＱ、のペース（Ｂ゛）に接続するダーリンシン接続を
行なうものである。
タＱ、のペース（Ｂ゛）に接続するダーリンシン接続を
行なうものである。
かかるダーリントン・トランジスタにおいては高速化の
ためにＱ、のペースとＱｔのペーストノ陶に第１図で示
すダイオード（引抜きダイオード）Ｄｌを並列旋銑する
ことが通常行われている。このＤｌを同じ半導体基板に
内蔵させようとする場合、第２図に点線で示すように共
通ベースとなる２１１層２の一部に第３のＮｕｌｌ工考
ツタ拡散層５を設けてＰＮ２合（ダイオード）をつくり
Ｑｌのペースとの間を配線することが考えられるが、上
記のＮｕｌｌ拡散層５と基板１との間で寄生ＮＰＮシラ
ンジスタを生じる。その為、Ｃ−Ｂ−Ｈのバイアスの条
件によっては寄生トランジスタが抵抗Ｒ，を介して動作
状態となりダイオード動作だけでなく、）ランジスタ動
作が主体になり、正常なダーリントントランジスタ基板
がなされないことがある。したがって従来においては、
別の半導体チップで引抜きダイオードＤｓをつくって外
部ワイヤで接続する「外付け」飄が一般であり、その際
の組立てプルセスが繁雑化する欠点があった。
ためにＱ、のペースとＱｔのペーストノ陶に第１図で示
すダイオード（引抜きダイオード）Ｄｌを並列旋銑する
ことが通常行われている。このＤｌを同じ半導体基板に
内蔵させようとする場合、第２図に点線で示すように共
通ベースとなる２１１層２の一部に第３のＮｕｌｌ工考
ツタ拡散層５を設けてＰＮ２合（ダイオード）をつくり
Ｑｌのペースとの間を配線することが考えられるが、上
記のＮｕｌｌ拡散層５と基板１との間で寄生ＮＰＮシラ
ンジスタを生じる。その為、Ｃ−Ｂ−Ｈのバイアスの条
件によっては寄生トランジスタが抵抗Ｒ，を介して動作
状態となりダイオード動作だけでなく、）ランジスタ動
作が主体になり、正常なダーリントントランジスタ基板
がなされないことがある。したがって従来においては、
別の半導体チップで引抜きダイオードＤｓをつくって外
部ワイヤで接続する「外付け」飄が一般であり、その際
の組立てプルセスが繁雑化する欠点があった。
會たＱ、のエミッタとＱ、のペースを接続するために、
基板表面の絶縁膜（８１０１膜）４上にＡＪｆｉ軸を使
用するがこのＡＪ配線の断切れをさけるために、Ｄ、と
Ｑ、のエミッタの間隔を接近させるとＱ、とＱ、のペー
ス間の並列抵抗Ｒ１が入ってくる構造となるのが一般的
である。しかし、ドライブ特性を良くするためには、Ｒ
８はなるべく大きくするか、むしろＲ１をなくしてしま
った方がよい。一方、スイッチング特性の面から引抜き
ダイオードＤＩは在った方がのぞましい。
基板表面の絶縁膜（８１０１膜）４上にＡＪｆｉ軸を使
用するがこのＡＪ配線の断切れをさけるために、Ｄ、と
Ｑ、のエミッタの間隔を接近させるとＱ、とＱ、のペー
ス間の並列抵抗Ｒ１が入ってくる構造となるのが一般的
である。しかし、ドライブ特性を良くするためには、Ｒ
８はなるべく大きくするか、むしろＲ１をなくしてしま
った方がよい。一方、スイッチング特性の面から引抜き
ダイオードＤＩは在った方がのぞましい。
本発明は上記した点にかんがみてなされたものであり、
その目的は、引抜きダイオードＤ１を別チップとしてそ
の組立プロセスを簡易化できるとともに、並列抵抗Ｒ８
゛を自由に選ぶことのできるダーリントン・トランジス
タを提供することにある。
その目的は、引抜きダイオードＤ１を別チップとしてそ
の組立プロセスを簡易化できるとともに、並列抵抗Ｒ８
゛を自由に選ぶことのできるダーリントン・トランジス
タを提供することにある。
以下実施例にそって説明する。
本発明によるダーリントン・トランジスタは、第３図に
実施例で示すように、Ｎ！Ｉｉ半導体基板１を共通のコ
レクタとして基板主表面にＰｉｌｌベース２．２゛、Ｎ
ｉｌエミッタ３．３゛からなる２つのＮＰ Ｎ ） ？
＞ シＸ ａ Ｑｔ ＠ Ｑｍを形成し、これに対
して別の半導体チップ６にＰＮ接合７を設けたダイオー
ドＤ、をそのｍｓ＋面で対向させ、半田電極８．８′
によりダーリントン接続を行なうとともに引抜きダイオ
ードＤ１を並列接続するようにしたものである。なお同
図に示すように牛導体＆板１において２つのトランジス
タＱ、、Ｑ、の各ペースは別のｐＨ拡散層２．２′によ
って電気的分離されている。
実施例で示すように、Ｎ！Ｉｉ半導体基板１を共通のコ
レクタとして基板主表面にＰｉｌｌベース２．２゛、Ｎ
ｉｌエミッタ３．３゛からなる２つのＮＰ Ｎ ） ？
＞ シＸ ａ Ｑｔ ＠ Ｑｍを形成し、これに対
して別の半導体チップ６にＰＮ接合７を設けたダイオー
ドＤ、をそのｍｓ＋面で対向させ、半田電極８．８′
によりダーリントン接続を行なうとともに引抜きダイオ
ードＤ１を並列接続するようにしたものである。なお同
図に示すように牛導体＆板１において２つのトランジス
タＱ、、Ｑ、の各ペースは別のｐＨ拡散層２．２′によ
って電気的分離されている。
このようなダーリントン接続するトランジスタを有する
基板主面にダイオードチップ６を対向させて半田電極８
．８′により接続するため、半導体基板１をリードフレ
ーム等にペレット付けする際のソルダ一時にダイオード
チップの基板への接合を同時に行ないかつダーリントン
接続を完成することができる。
基板主面にダイオードチップ６を対向させて半田電極８
．８′により接続するため、半導体基板１をリードフレ
ーム等にペレット付けする際のソルダ一時にダイオード
チップの基板への接合を同時に行ないかつダーリントン
接続を完成することができる。
第４図はダイオードチップを半導体基板１に半田電極８
．８′ を介して接続することにより入力トランジス
タＱｓのペース（２）電極と、出力トランジスタＱ、の
ペース（２′）電極とがダイオードチップのＰＮ接合７
を介して接続された状態を示す。
．８′ を介して接続することにより入力トランジス
タＱｓのペース（２）電極と、出力トランジスタＱ、の
ペース（２′）電極とがダイオードチップのＰＮ接合７
を介して接続された状態を示す。
この場合、入力トランジスタのエミッ＃（３１電極は出
力トランジスタに接続する半田電極８′ニよって同時に
出力トランジスタのペース（２゛）電極に接続されてい
る。この場合２つのトランジスタのペース２．２′は分
離されており、Ｒ１は無限大となっている。
力トランジスタに接続する半田電極８′ニよって同時に
出力トランジスタのペース（２゛）電極に接続されてい
る。この場合２つのトランジスタのペース２．２′は分
離されており、Ｒ１は無限大となっている。
第５図はＱ、のエミッタ電極９とＱｆのペース電極ｙｆ
ｊｌｐ田村を分離させた場合で、ダイオードチップ（Ｐ
ｇチップ）の比抵抗を選ぶことにより、Ｒ２の値を任意
に制御できるようにした例を示す。
ｊｌｐ田村を分離させた場合で、ダイオードチップ（Ｐ
ｇチップ）の比抵抗を選ぶことにより、Ｒ２の値を任意
に制御できるようにした例を示す。
以上実施例で述べた本発明によれば、引抜きダイオード
Ｄ１を別チップとすることにより寄生トランジスタ現象
を防止でき、動作の確実性が得られ、このダイオードチ
ップをダーリントントランジスタ基板に対向させて半田
電極を介して接続することで組立の際の不利な解消でき
るとともに並列抵抗Ｒ１を自由な値に選ぶことができる
等の篩効果を有する。
Ｄ１を別チップとすることにより寄生トランジスタ現象
を防止でき、動作の確実性が得られ、このダイオードチ
ップをダーリントントランジスタ基板に対向させて半田
電極を介して接続することで組立の際の不利な解消でき
るとともに並列抵抗Ｒ１を自由な値に選ぶことができる
等の篩効果を有する。
本発明は一つの半導体基板に２つのトランジスタをダー
リントン接続する全ての場合に適用される。
リントン接続する全ての場合に適用される。
第１図はダーリントン・トランジスタの構成を示す回路
図、第２図は第１図に対応する半導体装置の断面図、第
３Ｗｉは本発明によるダーリントン・トランジスタの組
立時の形態を示す全体断面図、第４ｇ及び第５８１は同
組立後の形跡を示す要部断ａｍである。 １・・・Ｎｌｌ半導体基板、２・・・Ｐ撤ペース、３，
３′・・・Ｎ＋蓋エミッタ、４・・・絶縁膜、５・・・
Ｎｕｌｌ拡散層、Ｄ、、６・・・半導体チップ、７・・
・ＰＮ接合、８゜８′・・・半田電極、９・・・半田電
極。 第 １ 図 （Ｄり 第 ２ 図 β
図、第２図は第１図に対応する半導体装置の断面図、第
３Ｗｉは本発明によるダーリントン・トランジスタの組
立時の形態を示す全体断面図、第４ｇ及び第５８１は同
組立後の形跡を示す要部断ａｍである。 １・・・Ｎｌｌ半導体基板、２・・・Ｐ撤ペース、３，
３′・・・Ｎ＋蓋エミッタ、４・・・絶縁膜、５・・・
Ｎｕｌｌ拡散層、Ｄ、、６・・・半導体チップ、７・・
・ＰＮ接合、８゜８′・・・半田電極、９・・・半田電
極。 第 １ 図 （Ｄり 第 ２ 図 β
Claims (1)
- 【特許請求の範囲】 １、半導体基板を共通のコレクタとし基板主表面でダー
リンシン接続する複数のトランジスタを有する半導体＊
ｆｆｉにおいて、引抜きダイオード用半導体チップを上
記基板主表面に対向させ、半田材を介して上記チップと
２つのトランジスタのペースとの間に接続して成ること
を特徴とする半導体装置。 ２、上記２つのトランジスタのペースを電気的に分離す
るとともに、出力側のＦランジスタ引抜きとダイオード
用チップを接続する半田材の一部を□゛入力備のトラン
ジスタの電々ツタに延在させた特許請求の範Ｓ第１項に
記載の半導体装置。 ３、上記複数のトランジスタのペースを電気的に分離す
るとともに、入力側のトランジスタのペースとエミッタ
出力側のトランジスタのペースと引抜きダイオード用チ
ップの間を別個に半田材を介して接続した特許請求の範
囲第１項に記載の半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115077A JPS5817653A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115077A JPS5817653A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817653A true JPS5817653A (ja) | 1983-02-01 |
Family
ID=14653604
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115077A Pending JPS5817653A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817653A (ja) |
-
1981
- 1981-07-24 JP JP56115077A patent/JPS5817653A/ja active Pending
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP3242476B2 (ja) | 光半導体装置 | |
| US4945396A (en) | Semiconductor device having Darlington transistors | |
| JPH05243472A (ja) | 半導体集積回路 | |
| US4646125A (en) | Semiconductor device including Darlington connections | |
| JPS5823469A (ja) | 複合パワ−トランジスタ | |
| JPS629654A (ja) | 集積回路装置実装パツケ−ジ | |
| JPH04152577A (ja) | 可変容量ダイオード装置 | |
| JP2633612B2 (ja) | 半導体装置 | |
| JPH063840B2 (ja) | 半導体装置 | |
| JP2910456B2 (ja) | マスタースライス方式集積回路装置 | |
| JPH0241867Y2 (ja) | ||
| JPS6173342A (ja) | 電子部品 | |
| JPS5873213A (ja) | カレントミラ−回路 | |
| JPS60134462A (ja) | 集積化半導体論理回路装置 | |
| JPS58145152A (ja) | ダ−リントン接続構造のトランジスタ | |
| JP2502994Y2 (ja) | 半導体集積回路装置 | |
| JPS63115365A (ja) | 半導体集積回路のラツチアツプ防止回路 | |
| JPS5833707Y2 (ja) | トランジスタ回路装置 | |
| JPH1084081A (ja) | 半導体装置及びその製造方法 | |
| JPH04113631A (ja) | パワートランジスタ | |
| JPS582059A (ja) | 集積回路 | |
| JPH07183320A (ja) | ボンディングワイヤ接続構造及びボンディングワイヤ接続方法 | |
| JPS6239830B2 (ja) | ||
| JPS58143565A (ja) | 半導体回路配線体 | |
| JPH0396268A (ja) | 半導体集積回路装置 |