JPH01268170A - プレーナ型サイリスタ - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［目次］ 概要 産業上の利用分野 従来の技術（第４図） 発明が解決しようとする課題 課題を解決するための手段 作用 実施例 第１実施例（第１，２図） 第２実施例（第３図） 拡張 発明の効果 ［概要］ プレーナ型サイリスタに関し、 微細化を目的とし、 同一チップ内にバイポーラトランジスタと共に形成され
たプレーナ型サイリスタにおいて、アノード側ｐ型領域
のｐ型不純物濃度を、該バイポーラトランジスタを構成
するｐ型領域のｐ型不純物濃度よりも高くして構成する
。

［産業上の利用分野］ 本発明は、同一チップ内にバイポーラトランジスタと共
に形成されたプレーナ型サイリスタに関する。

［従来の技術］ 第４図は従来のプレーナ型サイリスタの断面構造を示す
。

ｎ型Ｓｉ基板１０上にはｎ−型エピタキシャル層１２が
堆積され、このｎ−型エピタキシャル層Ｉ２の表面には
互いに離間したｐ型拡散層１４．１６が形成され、ｐ型
拡散層１６の表面にｎ゛型拡散層Ｉ８が形成され、これ
らｐ型拡散層１４、Ｉ６、ｎ＋型型数散層１８上それぞ
れ電極としてアノード２０、ゲート２２、カソード２４
が堆積され、これらアノード２０、ゲート２２およびカ
ソード２４がＳ　ｉ　Ｏｐ膜２６により絶縁されている
。

図中、等価抵抗２８はｐ型拡散層１４の等価抵抗である
。

このプレーナ型サイリスタは、よく知られているように
、第５図に示す如＜、ｐｎｐ型トランジスタ３０のコレ
クタとｎｐｎ型トランジスタ３２のベースとを接続し、
ｐｎｐ型トランジスタ３０のベースとｎｐｎ型トランジ
スタ３２のコレクタとを接続した回路と等価である。

この等価回路において、ｐｎｐ型トランジスタ３０のエ
ミッタ抵抗が大きいと、ｐｎｐ型トランジスタ３０の電
流増幅率が小さくなり、このため、ｎｐｎ型トランジス
タ３２のベース電流が小さくなる。

したがって、アノード２０とカソード２４との間を流れ
る電流値かｐｎｐ型トランジスタ３０のエミッタ抵抗に
より大きく制限されることになる。

ここで、第４図において、ｐ型拡散層１４からｐ型拡故
層１６へ流れる電流は、主にｐ型拡散層Ｉ４とｐ型拡散
層１６との間にあるｎ−型エピタキシャル層Ｉ２の表面
部を通る。また、ザイリスタではこの電流値が比較的大
きい。

したがって、等価抵抗２８による電圧降下が無視できず
、ｐ型拡散層１６と対向するｐ型拡散層１４の面積を広
くする必要があった。

［発明が解決しようとする課題］ しかし、この対向面積を広くするとプレーナ型サイリス
タを微細化できず、したがって高集積化ができないとい
う問題点があった。

本発明の目的は、上記問題点に鑑み、微細化が可能なプ
レーナ型サイリスタを提供することにある。

［課題を解決するための手段］ この目的を達成するために、本発明では、同一チップ内
にバイポーラトランジスタと共に形成されたプレーナ型
サイリスタにおいて、アノード側ｐ型領域のｐ型不純物
濃度を、咳バイポーラトランジスタを構成するｐ壁領域
のｐ型不純物濃度よりも高くしている。

［作用］ 第５図に示すプレーナ型サイリスタの等価回路を用いて
本発明の詳細な説明する。

上記高濃度不純物により、ｐｎｐ型トランジスタ３０の
エミッタ抵抗が小さくなり、ｐｎｐ型トランジスタ３０
の電流増幅率が大きくなり、このため、ｎｐｎ型）・ラ
ンリスク３２のベース電流が大きくなる。したがって、
アノード２０とカソード２４との間を流れる電流値が大
きくなる。ザイリスタでは流される電流値が特に大きい
ので、エミッタ抵抗の低減化の意義は大きい。

換言すれば、プレーナ型サイリスタを微細化できる。

［実施例］ 以下、図面に基づいて本発明の詳細な説明する。

（１）第−実施例 第１図は本発明の一実施例構成図であり、プレーナ型サ
イリスタの断面構造を示す。

なお、第４図と同一構成要素については同一符号を付し
てその説明を省略する。

本実施例では、第４図に示すｐ型拡散層Ｉ４の代わりに
ｐ゛型抵拡散層＋４Ａ形成している。他の構造は第４図
に示す構造と同一・である。

このプレーナ型サイリスタが形成されているチップには
、バイポーラトランジスタ（不図示）も形成されている
。このバイポーラトランジスタのｐ型拡散層のｐ型不純
物濃度は、ｐ型拡散層１６のｐ型不純物濃度と同一であ
る。

したがって、製造工程は通常、第４図に示すプレーナ型
サイリスタのものよりもｌ工程増えることになる。すな
わち、ｐ４型拡散層１４Ａは、２工程で形成される。最
初の工程では、ｐ型拡散層１６および該バイポーラトラ
ンジスタのｐ型拡散層形成工程で領域１４　Ａにもｐ型
拡散層が形成され、次の工程で、領域１４Ａの部分のみ
再度高濃度ｐ型不純物が拡散されて最終的なｐ゛型型数
散層１４Ａ形成される。

次に、上記の如く構成された、プレーナ型サイリスタの
動作を説明する。

アノード２０とカソード２４との間に順方向電圧を印加
し、カソード２４に対し正の所定電圧をゲート２２に印
加すると、プレーナ型サイリスタがターンオンして電流
がアノード２０から順次ｐ１型拡散層１４Ａ、ｎ−型エ
ピタキシャル層１２、ｐ型拡散層１６、ｎ゛型型数散層
１８通ってカソード２４へ流れる。ｐ０型拡散層＋４Ａ
の対向面゛−７− 積は第４図に示すｐ型拡散層１４の対向面積よりも狭い
が、ｐ型拡散層１４よりも抵抗率値が小さいので、ｐ゛
型型数散層１４Ａ等価抵抗２８Ａは比較的小さい。

したがって、このプレーナ型サイリスタのアノード電圧
−アノード電流特性は第２図に示す如くなり、大電流領
域でより大きい電流を流すことができる。換言すれば、
プレーナ型サイリスタを微細化できる。図中、実線はｐ
°型型数散層１４Ａ形成した場合の特性を示し、点線は
ｐ゛型抵拡散層＋４Ａ領域をｐ型拡散層で置き換えた場
合の特性を示す。

（２）第２実施例 次に、本発明の第２実施例を説明する。

第３図は第２実施例のプレーナ型サイリスタの断面構造
を示す。

第１図と異なるのは、第１図に示すｐ゛型抵拡散層＋４
Ａ形成する第２の工程において、ｐ゛型型数散層１４Ａ
全領域について高濃度ｐ型不純物を拡散させる代わりに
、アノード２０の下方部及〜８− びこの下方部からｐ型拡散層１６側の部分のみに高濃度
ｐ型不純物を拡散させて、ｐ型拡散層１４Ｂとｐ０型拡
散層１４Ｃとを形成している。すなわち、電流が主に流
れる部分のみに高濃度ｐ型不純物を拡散させている。他
の点については第１実施例と同一である。

（３）拡張 なお、上記実施例では拡散によりｐ型領域を形成する場
合を説明したが、イオン注入により、ｐ゛型領領域１工
程で形成してもよいことは勿論である。

［発明の効果］ 以上説明したように、本発明によれば、同一チップ内に
バイポーラトランジスタと共に形成されたプレーナ型サ
イリスタにおいて、アノード側ｐ型領域のｐ型不純物濃
度を、該バイポーラトランジスタを構成するｐ型領域の
ｐ型不純物濃度よりも高くしているので、アノード側ｐ
型領域の抵抗率が小さくなり、大電流領域での電流値を
大きくすることができ、したがってプレーナ型サイリス
タを微細化できるという優れた効果を奏する。サイリス
タでは流される電流値が大きいので、本構成によるこの
効果は大である。

【図面の簡単な説明】

第１図は本発明の第１実施例に係るプレーナ型サイリス
タの縦断面図、 第２図はこの第１実施例のアノード電圧−アノード電流
特性を従来構成の場合と比較して示す図、第３図は本発
明の第２実施例に係るプレーナ型サイリスタの縦断面図
、 第４図は従来例に係るプレーナ型サイリスタの縦断面図
、 第５図は作用説明に供するプレーナ型サイリスタの等価
回路図である。 図中、 ＩＯ・ｎ型Ｓｉ基板 １２：ｎ−型エピタキシャル層 １４．１４Ｂ、１６・ｐ型拡散層 １４Ａ、１４Ｃ：ｐ”型拡散層 １８：ｎ”型拡散層 ２０ニアノード ２２・ゲート ２４・カソード ２６：Ｓ＋Ｏ７膜 ２８．２８Ａ：等価抵抗 第４図 サイリスタ等価回路 第５図

Claims (1)

【特許請求の範囲】
1. 　同一チップ内にバイポーラトランジスタと共に形成さ
   れたプレーナ型サイリスタにおいて、アノード側ｐ型領
   域（１４Ａ、１４Ｃ）のｐ型不純物濃度を、該バイポー
   ラトランジスタを構成するｐ型領域のｐ型不純物濃度よ
   りも高くしたことを特徴とするプレーナ型サイリスタ。