JPS6237413B2 - - Google Patents
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- Publication number
- JPS6237413B2 JPS6237413B2 JP57043488A JP4348882A JPS6237413B2 JP S6237413 B2 JPS6237413 B2 JP S6237413B2 JP 57043488 A JP57043488 A JP 57043488A JP 4348882 A JP4348882 A JP 4348882A JP S6237413 B2 JPS6237413 B2 JP S6237413B2
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- JP
- Japan
- Prior art keywords
- bit
- bit position
- operand address
- data memory
- position information
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/30—Arrangements for executing machine instructions, e.g. instruction decode
- G06F9/30003—Arrangements for executing specific machine instructions
- G06F9/30007—Arrangements for executing specific machine instructions to perform operations on data operands
- G06F9/30018—Bit or string instructions
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- Engineering & Computer Science (AREA)
- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Executing Machine-Instructions (AREA)
- Memory System (AREA)
Description
【発明の詳細な説明】
本発明はマイクロコンピユータ等のデジタル演
算制御プロセツサ内部のビツト転送命令制御装置
に関するものである。
算制御プロセツサ内部のビツト転送命令制御装置
に関するものである。
近年のマイクロコンピユータの普及は目ざまし
いものがあり、幅広い分野で利用されるようにな
つてきた。このようなマイクロコンピユータは内
部で種々の命令を行ない、情報の処理、実行を行
なつている。たとえばその命令の１つとして、第
１のオペランドアドレス及び第１のビツト位置情
報により指定された情報を、第２のオペランドア
ドレス及び第２のビツト位置情報で指定される位
置へ転送するビツト転送命令がある。
いものがあり、幅広い分野で利用されるようにな
つてきた。このようなマイクロコンピユータは内
部で種々の命令を行ない、情報の処理、実行を行
なつている。たとえばその命令の１つとして、第
１のオペランドアドレス及び第１のビツト位置情
報により指定された情報を、第２のオペランドア
ドレス及び第２のビツト位置情報で指定される位
置へ転送するビツト転送命令がある。
以下、第１図を参照しながらビツト転送命令に
ついて、さらに詳細に説明する。
ついて、さらに詳細に説明する。
第１図ａはビツト転送命令実行前のデータメモ
リの状態を示したものである。また第１図ｂはビ
ツト転送命令実行後のデータメモリの状態を示し
たものである。いま第１のオペランドアドレスが
60番地を、第１のビツト位置情報が１を指定した
とすると、第１図ａに示す情報S1がデータメモリ
の中から特定される。そして第２のオペランドア
ドレスが70番地を、第２のビツト位置情報が２を
指定したとすると、第１図ａに示す位置d2がデー
タメモリの中から特定される。
リの状態を示したものである。また第１図ｂはビ
ツト転送命令実行後のデータメモリの状態を示し
たものである。いま第１のオペランドアドレスが
60番地を、第１のビツト位置情報が１を指定した
とすると、第１図ａに示す情報S1がデータメモリ
の中から特定される。そして第２のオペランドア
ドレスが70番地を、第２のビツト位置情報が２を
指定したとすると、第１図ａに示す位置d2がデー
タメモリの中から特定される。
このような状態でビツト転送命令を実行する
と、第１図ｂに示すように（60番地−１）の情報
S1を（70番地−２）に転送することができる。
と、第１図ｂに示すように（60番地−１）の情報
S1を（70番地−２）に転送することができる。
このようなビツト転送命令は制御を主とするマ
イクロコンピユータにおいて非常に利用価値の大
きな命令の１つである。しかしながら従来のマイ
クロコンピユータのプロセツサでは、ビツト転送
操作を行なう際には複数命令の組み合わせにより
ビツト転送の実行をしており、多くの命令語を使
用しなければならず、さらには実行速度が遅くな
るという欠点を有していた。
イクロコンピユータにおいて非常に利用価値の大
きな命令の１つである。しかしながら従来のマイ
クロコンピユータのプロセツサでは、ビツト転送
操作を行なう際には複数命令の組み合わせにより
ビツト転送の実行をしており、多くの命令語を使
用しなければならず、さらには実行速度が遅くな
るという欠点を有していた。
本発明は上記欠点に鑑み、算術論理演算部の出
力から零検出を行ない零検出フラツグ回路により
前記算術論理演算部の演算モードを制御してビツ
ト転送命令を制御することにより、プログラミン
グ効率の向上を計つたビツト転送制御装置を提供
するものである。
力から零検出を行ない零検出フラツグ回路により
前記算術論理演算部の演算モードを制御してビツ
ト転送命令を制御することにより、プログラミン
グ効率の向上を計つたビツト転送制御装置を提供
するものである。
以下、本発明の一実施例について図面を参照し
ながら説明する。
ながら説明する。
第２図は本発明の一実施例におけるビツト転送
制御装置のブロツクを示すものである。第２図に
おいて、１はデータメモリ（図示せず）や転送ビ
ツト位置を指定するレジスタ（図示せず）等に接
続されているデータバス、２はデータメモリの読
出しデータをラツチする４ビツトのラツチ回路、
３はビツト位置レジスタの値をラツチする４ビツ
トのラツチ回路、４はラツチ回路３から送出され
るデータの下位２ビツトと上位２ビツトをデコー
ドするかあるいはそのままの状態で出力するデー
タ変換器である。以上のデータバス１、ラツチ回
路２，３及びデータ変換器４はプロセツサ制御部
（図示せず）により制御される。５はデータ変換
器４の出力データを反転あるいは非反転させて出
力する反転制御装置で、排他的論理和ゲートによ
り構成されている。６はALUで、加算（ADD）、
論理和（OR）、論理積（AND）、排他的論理和
（EXOR）等の算術論理演算を実行する。７は
ALU６のキヤリ入力線、８はALU６のキヤリ出
力線で、相方ともビツト転送命令の実行には用い
られない。９はALU６の出力が零であるか否か
を判定する零検出ゲート９の出力をラツチするフ
ラツグ回路である。１１はプロセツサの命令デコ
ーダ部（図示せず）より出力される演算制御信号
１２とフラツグ回路１０の出力を入力して制御信
号を生成する制御デコーダ部で、ALU６への制
御モード信号線１４と反転制御回路５への制御信
号線１３にそれぞれ制御信号を印加する。１５は
ALU６の出力をデータバス上に出力するデータ
バスドライバーである。
制御装置のブロツクを示すものである。第２図に
おいて、１はデータメモリ（図示せず）や転送ビ
ツト位置を指定するレジスタ（図示せず）等に接
続されているデータバス、２はデータメモリの読
出しデータをラツチする４ビツトのラツチ回路、
３はビツト位置レジスタの値をラツチする４ビツ
トのラツチ回路、４はラツチ回路３から送出され
るデータの下位２ビツトと上位２ビツトをデコー
ドするかあるいはそのままの状態で出力するデー
タ変換器である。以上のデータバス１、ラツチ回
路２，３及びデータ変換器４はプロセツサ制御部
（図示せず）により制御される。５はデータ変換
器４の出力データを反転あるいは非反転させて出
力する反転制御装置で、排他的論理和ゲートによ
り構成されている。６はALUで、加算（ADD）、
論理和（OR）、論理積（AND）、排他的論理和
（EXOR）等の算術論理演算を実行する。７は
ALU６のキヤリ入力線、８はALU６のキヤリ出
力線で、相方ともビツト転送命令の実行には用い
られない。９はALU６の出力が零であるか否か
を判定する零検出ゲート９の出力をラツチするフ
ラツグ回路である。１１はプロセツサの命令デコ
ーダ部（図示せず）より出力される演算制御信号
１２とフラツグ回路１０の出力を入力して制御信
号を生成する制御デコーダ部で、ALU６への制
御モード信号線１４と反転制御回路５への制御信
号線１３にそれぞれ制御信号を印加する。１５は
ALU６の出力をデータバス上に出力するデータ
バスドライバーである。
上記のように構成されたビツト転送制御装置に
ついて、以下その動作を (a) 命令フエツチサイクル (b) BFセツトサイクル (c) 第２オペランドアドレス格納データ演算サイ
クル (d) 第２オペランドアドレスへの書き込みサイク
ルの４マシンサイクルに分けて説明する。
ついて、以下その動作を (a) 命令フエツチサイクル (b) BFセツトサイクル (c) 第２オペランドアドレス格納データ演算サイ
クル (d) 第２オペランドアドレスへの書き込みサイク
ルの４マシンサイクルに分けて説明する。
(a) 命令フエツチサイクル
まず、第３図に示すように、１バイト目の下
位４ビツトのビツト位置情報ロ，ハ、すなわち
第４図の（0110）で示される位置情報（１、
２）がラツチ回路３にデータバス１を介して入
力される。そして、第３図の第１のオペランド
アドレスニ、すなわち第４図の（01100000）で
示される60番地で指定されるデータメモリの内
容が取り出されてラツチ回路２にデータバス１
を介して入力される。ラツチ回路３にビツト位
置情報ロ，ハすなわち１、２が入力されると、
データ変換器４はラツチ３の上位２ビツトをデ
コードし、反転制御部５を介して非反転でデコ
ード結果をALU６に出力する。
位４ビツトのビツト位置情報ロ，ハ、すなわち
第４図の（0110）で示される位置情報（１、
２）がラツチ回路３にデータバス１を介して入
力される。そして、第３図の第１のオペランド
アドレスニ、すなわち第４図の（01100000）で
示される60番地で指定されるデータメモリの内
容が取り出されてラツチ回路２にデータバス１
を介して入力される。ラツチ回路３にビツト位
置情報ロ，ハすなわち１、２が入力されると、
データ変換器４はラツチ３の上位２ビツトをデ
コードし、反転制御部５を介して非反転でデコ
ード結果をALU６に出力する。
(b) BFセツトサイクル
次に制御デコーダ部１１により制御モード信
号線１４を介してANDモードにあらかじめ設
定されているALU６の出力は、第３図に示す
ように第１オペランドアドレスニすなわちラツ
チ回路２の内容における第１ビツト位置の値が
零ならば（０、０、０、０）となり、零検出ゲ
ート回路９はフラツグ回路１０に１を出力し、
フラツグ回路１０の値（BFと言う）は１にセ
ツトされる。一方、第１オペランドアドレスニ
の第１ビツト位置の値が零でなければ、零検出
ゲート回路９の出力は０となり、BF＝０とな
る。すなわちフラツグ回路１０のBF値はアド
レスニの第１ビツト位置の値と反転した値がセ
ツトされる。
号線１４を介してANDモードにあらかじめ設
定されているALU６の出力は、第３図に示す
ように第１オペランドアドレスニすなわちラツ
チ回路２の内容における第１ビツト位置の値が
零ならば（０、０、０、０）となり、零検出ゲ
ート回路９はフラツグ回路１０に１を出力し、
フラツグ回路１０の値（BFと言う）は１にセ
ツトされる。一方、第１オペランドアドレスニ
の第１ビツト位置の値が零でなければ、零検出
ゲート回路９の出力は０となり、BF＝０とな
る。すなわちフラツグ回路１０のBF値はアド
レスニの第１ビツト位置の値と反転した値がセ
ツトされる。
(c) 第２オペランドアドレス格納データ演算サイ
クル 次に第３図の第２のオペランドアドレスホで
指定されるデータメモリの内容が取り出されて
ラツチ回路２にデータバス１を介してラツチさ
れる。一方ラツチ回路３の内容は、(b)BFセツ
トサイクルでラツチした内容を保持している。
クル 次に第３図の第２のオペランドアドレスホで
指定されるデータメモリの内容が取り出されて
ラツチ回路２にデータバス１を介してラツチさ
れる。一方ラツチ回路３の内容は、(b)BFセツ
トサイクルでラツチした内容を保持している。
次に演算制御信号線１２からの命令及びフラ
ツグ回路１０の情報によりALU制御デコーダ
１１では、反転制御装置５及びALU６に対し
て制御信号線１３及び制御モード線１４を介し
て制御を行なう。すなわちフラツグ回路１０の
情報やBF＝０ならば 反転制御装置５に非反転制御信号を、 ALU６にOR演算モード信号を、 一方、BF＝１ならば 反転制御装置５に反転制御信号を、 ALU６にAND演算モード信号を、 をそれぞれ印加する。
ツグ回路１０の情報によりALU制御デコーダ
１１では、反転制御装置５及びALU６に対し
て制御信号線１３及び制御モード線１４を介し
て制御を行なう。すなわちフラツグ回路１０の
情報やBF＝０ならば 反転制御装置５に非反転制御信号を、 ALU６にOR演算モード信号を、 一方、BF＝１ならば 反転制御装置５に反転制御信号を、 ALU６にAND演算モード信号を、 をそれぞれ印加する。
そこでALU６の出力データはBF＝０ならば
第２のビツト位置をセツトし、BF＝１ならば
リセツトされた値となる。すなわちこの動作に
よりALU６の出力データは、第１オペランド
アドレスニの第１ビツト位置の内容が第２オペ
ランドアドレスホの第２ビツト位置へ転送され
ることとなる。
第２のビツト位置をセツトし、BF＝１ならば
リセツトされた値となる。すなわちこの動作に
よりALU６の出力データは、第１オペランド
アドレスニの第１ビツト位置の内容が第２オペ
ランドアドレスホの第２ビツト位置へ転送され
ることとなる。
(d) 第２オペランドアドレスへの書き込みサイク
ル フラツグ回路１０の値により決定された
ALU６の出力データは、データバスドライバ
ー１５を介してデータメモリ（図示せず）に書
き込まれ、ビツト転送が終了する。
ル フラツグ回路１０の値により決定された
ALU６の出力データは、データバスドライバ
ー１５を介してデータメモリ（図示せず）に書
き込まれ、ビツト転送が終了する。
以上のように本実施例によれば、ALU６の出
力から零検出ゲート９により零検出を行ない、フ
ラツグ回路１０により制御デコーダ部１１を介し
て反転制御回路５及びALU６を制御することに
より、ビツト転送命令を行なうことができる。
力から零検出ゲート９により零検出を行ない、フ
ラツグ回路１０により制御デコーダ部１１を介し
て反転制御回路５及びALU６を制御することに
より、ビツト転送命令を行なうことができる。
なお本実施例では(c)第２オペランドアドレス格
納データ演算サイクルにおいて第２のオペランド
アドレス内容のビツト位置をBFの値に応じてセ
ツトあるいはリセツトしたが、(b)BFセツトサイ
クルの後に第２のオペランドアドレス内容のビツ
ト位置を無条件にリセツトして、BF＝０となつ
た場合のみ第２ビツト位置の値をセツトするよう
にビツト転送制御装置を構成してもよい。
納データ演算サイクルにおいて第２のオペランド
アドレス内容のビツト位置をBFの値に応じてセ
ツトあるいはリセツトしたが、(b)BFセツトサイ
クルの後に第２のオペランドアドレス内容のビツ
ト位置を無条件にリセツトして、BF＝０となつ
た場合のみ第２ビツト位置の値をセツトするよう
にビツト転送制御装置を構成してもよい。
一方、上記構成とは反対に第２のオペランドア
ドレスの内容におけるビツト位置を無条件にセツ
トして、BF＝１となつた場合のみ第２ビツト位
置の値をリセツトするような構成としてもよい。
ドレスの内容におけるビツト位置を無条件にセツ
トして、BF＝１となつた場合のみ第２ビツト位
置の値をリセツトするような構成としてもよい。
以上のように本発明は、第１のオペランドアド
レスにより指定されるデータメモリの内容と第１
のビツト位置情報との論理積を実行する算術論理
演算部の出力から零検出回路により零検出を行な
い、前記零検出回路の出力により前記第１のオペ
ランドアドレスのビツト位置の値に対応したフラ
ツグ信号を送出する転送制御フラツグ回路を設け
ることにより、前記第１のオペランドアドレスと
前記ビツト位置情報とにより指定されるデータメ
モリの指定ビツトを、前記第２のオペランドアド
レスと前記ビツト位置情報とにより指定される前
記データメモリへビツト転送することができ、従
来複数の命令の組み合わせで実行していたビツト
転送が単一の命令となるためにプログラミング効
率の向上が可能となるとともに命令実行時間を短
縮することができ、その工業的価値は大なるもの
がある。
レスにより指定されるデータメモリの内容と第１
のビツト位置情報との論理積を実行する算術論理
演算部の出力から零検出回路により零検出を行な
い、前記零検出回路の出力により前記第１のオペ
ランドアドレスのビツト位置の値に対応したフラ
ツグ信号を送出する転送制御フラツグ回路を設け
ることにより、前記第１のオペランドアドレスと
前記ビツト位置情報とにより指定されるデータメ
モリの指定ビツトを、前記第２のオペランドアド
レスと前記ビツト位置情報とにより指定される前
記データメモリへビツト転送することができ、従
来複数の命令の組み合わせで実行していたビツト
転送が単一の命令となるためにプログラミング効
率の向上が可能となるとともに命令実行時間を短
縮することができ、その工業的価値は大なるもの
がある。
第１図はビツト転送を説明する図、第２図は本
発明の一実施例におけるビツト転送制御装置のブ
ロツク図、第３，４図は同ビツト転送命令の模式
図である。 ２，３……ラツチ回路、４……データ変換器、
５……反転制御回路、６……ALU、９……零検
出ゲート、１０……零検出フラツグ回路、１１…
…ALU制御デコーダ部。
発明の一実施例におけるビツト転送制御装置のブ
ロツク図、第３，４図は同ビツト転送命令の模式
図である。 ２，３……ラツチ回路、４……データ変換器、
５……反転制御回路、６……ALU、９……零検
出ゲート、１０……零検出フラツグ回路、１１…
…ALU制御デコーダ部。
Claims (1)
- １ データメモリの内容と第１、第２のビツト位
置情報を示すレジスタのデータとを算術論理演算
部へ導入する入力手段と、前記第１のオペランド
アドレスにより指定される前記データメモリの内
容と第１のビツト位置情報との論理積を実行する
前記算術論理演算部の出力から零検出回路により
零検出を行ない、前記零検出回路の出力から前記
第１のオペランドアドレスのビツト位置の値に対
応したフラツグ信号を送出する転送制御フラツグ
回路と、前記フラツグ信号とプロセツサからの制
御信号とにより前記算術論理演算部の演算モード
を制御する制御手段と、前記算術論理演算部の演
算結果をデータメモリへ書き込む出力手段とを具
備し、前記第１のオペランドアドレスと前記ビツ
ト位置情報とにより指定されるデータメモリの指
定ビツトを、前記第２のオペランドアドレスと前
記ビツト位置情報とにより指定される前記データ
メモリへビツト転送するようにしたことを特徴と
するビツト転送制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043488A JPS58159152A (ja) | 1982-03-17 | 1982-03-17 | ビツト転送制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57043488A JPS58159152A (ja) | 1982-03-17 | 1982-03-17 | ビツト転送制御装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58159152A JPS58159152A (ja) | 1983-09-21 |
| JPS6237413B2 true JPS6237413B2 (ja) | 1987-08-12 |
Family
ID=12665098
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57043488A Granted JPS58159152A (ja) | 1982-03-17 | 1982-03-17 | ビツト転送制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58159152A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04279934A (ja) * | 1991-03-07 | 1992-10-06 | Matsushita Electric Ind Co Ltd | ビット処理装置 |
-
1982
- 1982-03-17 JP JP57043488A patent/JPS58159152A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58159152A (ja) | 1983-09-21 |
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