JPS5816345A - 正規乱数発生器 - Google Patents
正規乱数発生器Info
- Publication number
- JPS5816345A JPS5816345A JP56113742A JP11374281A JPS5816345A JP S5816345 A JPS5816345 A JP S5816345A JP 56113742 A JP56113742 A JP 56113742A JP 11374281 A JP11374281 A JP 11374281A JP S5816345 A JPS5816345 A JP S5816345A
- Authority
- JP
- Japan
- Prior art keywords
- random number
- normal random
- memory
- number generator
- random numbers
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
- G06F7/582—Pseudo-random number generators
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F7/00—Methods or arrangements for processing data by operating upon the order or content of the data handled
- G06F7/58—Random or pseudo-random number generators
Landscapes
- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
- Pure & Applied Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は正規乱数を発生する正規乱数発生器に関するも
のである。
のである。
従来の方式はソフトウェアで正規乱数を演算し発生して
いるため、正規乱数の演算時間に制約があり高速処理が
できない欠点があった。
いるため、正規乱数の演算時間に制約があり高速処理が
できない欠点があった。
ソフトウェア処理は1つの正規乱数を発生させる場合、
第1図に示す正規分布の確率で乱数を見本発明はこの欠
点を除去するため、あらかじめメモリに正規乱数テーク
を書込み9乗算器から発生する一様乱数をこのメモリの
アドレスに対応させメモリから正規乱数データを読み込
み正規乱数を発生したものである。
第1図に示す正規分布の確率で乱数を見本発明はこの欠
点を除去するため、あらかじめメモリに正規乱数テーク
を書込み9乗算器から発生する一様乱数をこのメモリの
アドレスに対応させメモリから正規乱数データを読み込
み正規乱数を発生したものである。
第2図は本発明の実施例である。
1は一様乱数を発生する乗算器、2は正規乱数データが
格納されているメモリ、3は正規乱数テークを読み出す
メモリ制御回路である。この動作を以下に示す。
格納されているメモリ、3は正規乱数テークを読み出す
メモリ制御回路である。この動作を以下に示す。
乗算器1は初期値Aを与え9乗算することにより一様乱
数A”fc :′、”rるが、このA′をフィードバッ
クし更に乗算させ、繰返し一様乱数を発生させる。
数A”fc :′、”rるが、このA′をフィードバッ
クし更に乗算させ、繰返し一様乱数を発生させる。
この連続的に発生する一様乱数をメモリ制御回路3に送
出する。メモリ制御回路は、この一様乱数をメモリ2の
アドレスに対応させメモリより正規乱数データを読み出
すことにより正規乱数を発生することができる。本発明
によれば一様乱数を発生する演算時間で正規乱数をi′
、)ることかできるので正規乱数を発生する演算時間を
大幅に縮小できる。
出する。メモリ制御回路は、この一様乱数をメモリ2の
アドレスに対応させメモリより正規乱数データを読み出
すことにより正規乱数を発生することができる。本発明
によれば一様乱数を発生する演算時間で正規乱数をi′
、)ることかできるので正規乱数を発生する演算時間を
大幅に縮小できる。
以上説明したごとく本発明によれば正規乱数を発生する
演算時間を大幅に縮小できる。
演算時間を大幅に縮小できる。
第1図は正規乱数の説明図である。第2図は本発明のブ
ロック図で1=乗算器、2:メモリ、3:メモリ読み出
し回路である。 第1図 第2図
ロック図で1=乗算器、2:メモリ、3:メモリ読み出
し回路である。 第1図 第2図
Claims (1)
- 正規乱数データを格納するメモリ、一様乱数を発生する
乗算器とメモリ読み出し回路で構成する正規乱数発生器
において、あらかじめメモリに正規乱数テークを記憶し
てお1乗算器から発生する一様乱数をメモリのアドレス
に対応させ、メモリから正規乱数データを読み出し、正
規乱数を発生する正規乱数発生器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113742A JPS5816345A (ja) | 1981-07-22 | 1981-07-22 | 正規乱数発生器 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56113742A JPS5816345A (ja) | 1981-07-22 | 1981-07-22 | 正規乱数発生器 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5816345A true JPS5816345A (ja) | 1983-01-31 |
Family
ID=14619970
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56113742A Pending JPS5816345A (ja) | 1981-07-22 | 1981-07-22 | 正規乱数発生器 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5816345A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6339094A (ja) * | 1986-08-04 | 1988-02-19 | Nippon Lsi Kaade Kk | 暗号発生カ−ド |
| JPH04123130A (ja) * | 1990-09-13 | 1992-04-23 | Nippon Telegr & Teleph Corp <Ntt> | 任意確率分布に従う擬似乱数の発生回路 |
| JPH04155522A (ja) * | 1990-10-19 | 1992-05-28 | Nec Corp | ファースト・イン・ランダム・アウト回路 |
| FR2783374A1 (fr) * | 1998-09-11 | 2000-03-17 | Thomson Csf | Procede et dispositif de generation d'un signal aleatoire et systemes de conversion numerique-analogique utilisant un tel signal aleatoire |
| US8099449B1 (en) * | 2007-10-04 | 2012-01-17 | Xilinx, Inc. | Method of and circuit for generating a random number using a multiplier oscillation |
-
1981
- 1981-07-22 JP JP56113742A patent/JPS5816345A/ja active Pending
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6339094A (ja) * | 1986-08-04 | 1988-02-19 | Nippon Lsi Kaade Kk | 暗号発生カ−ド |
| JPH04123130A (ja) * | 1990-09-13 | 1992-04-23 | Nippon Telegr & Teleph Corp <Ntt> | 任意確率分布に従う擬似乱数の発生回路 |
| JPH04155522A (ja) * | 1990-10-19 | 1992-05-28 | Nec Corp | ファースト・イン・ランダム・アウト回路 |
| FR2783374A1 (fr) * | 1998-09-11 | 2000-03-17 | Thomson Csf | Procede et dispositif de generation d'un signal aleatoire et systemes de conversion numerique-analogique utilisant un tel signal aleatoire |
| WO2000016181A1 (fr) * | 1998-09-11 | 2000-03-23 | Thomson-Csf | Procede et dispositif de generation d'un signal aleatoire et systemes de conversion numerique-analogique utilisant un tel signal aleatoire |
| US8099449B1 (en) * | 2007-10-04 | 2012-01-17 | Xilinx, Inc. | Method of and circuit for generating a random number using a multiplier oscillation |
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