JPS58163A - キヤパシタの製造方法 - Google Patents

キヤパシタの製造方法

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Publication number
JPS58163A
JPS58163A JP56098597A JP9859781A JPS58163A JP S58163 A JPS58163 A JP S58163A JP 56098597 A JP56098597 A JP 56098597A JP 9859781 A JP9859781 A JP 9859781A JP S58163 A JPS58163 A JP S58163A
Authority
JP
Japan
Prior art keywords
layer
forming
oxide film
capacitor
electrodes
Prior art date
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Pending
Application number
JP56098597A
Other languages
English (en)
Inventor
Toshihiko Mano
真野　敏彦
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Seiko Epson Corp
Suwa Seikosha KK
Original Assignee
Seiko Epson Corp
Suwa Seikosha KK
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Filing date
Publication date
Application filed by Seiko Epson Corp, Suwa Seikosha KK filed Critical Seiko Epson Corp
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Publication of JPS58163A publication Critical patent/JPS58163A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D88/00—Three-dimensional [3D] integrated devices

Landscapes

  • Fixed Capacitors And Capacitor Manufacturing Machines (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明はキャパシタに於て、大容量を得ること及び電極
の低抵抗化を図っ九製造方法に関する。
第１図に従来０２層結晶シリコン構造によるキャパシタ
の製造方法を示して説明する。
第１図で、シリコン基＠ＩＫ熱酸化１１２を形成し所定
のパターンを形成し九發、１層目多結晶シリコン５をパ
ターン形成すゐ、熱酸化により酸化１ｌＩ４を生成し九
後、２層目多曽晶シリコン５をパターン形成する。　Ｊ
ｌｌＩｆ［＠縁膜６を全面Ｋｌｉ威し食後コンタクトホ
ールを−け、ム１等等配配線金属７により、１層目多結
晶シ吋コン及び２層目−結晶シリコンをそれぞれ配線形
成し友もＯが第１ＷＪである。
この２層多結晶シリコン構造によるキャパシ！に対して
は次Ｏような欠点がある。
１）絶縁膜層として誘電ｎｅｏ小名い酸化膜を用いるた
め大きな容量値が得られない。
２）電極として多結晶シリコンを用いる友め抵抗が大き
い。
本発明は上記の欠点を改良したもので１本発明の目的と
するとヒろは、電極として抵抗の低いムｊを用い、絶縁
膜層として誘電率の大亀いアル２す層を使用することに
ある。
第２図に本発明による製造方法の１例を説明する。
第２図（ａ）でシリコン基′＃１１を熱砂化することＫ
より、酸化膜２を形成する。バク−ユングした後。
全面ＫＡ／を蒸着する０次に電極形成した後、陽極酸化
によりアルミナ層４を形成したものが同図（ｂ）である
。ざらに２層目のム１５を全１１ｉＫＩＩ着し電極形成
した優、全面に層間絶縁膜６を形成したものが同図（Ｃ
）である、最後にコンタクトホールを形成後Ａ／等の配
線用金属で１層目ムｌ電極及び２層目ムｌ電極とをそれ
ぞれ配線形成したものが同図Ｋ）である。
この製造方法によれば、例えば絶縁物層としての酸化膜
の誘電率が五５〜４に対してアルミナは８〜１０と大き
く同じ膜厚ならばより大きな容量が得られる。ｔた電極
としてＡ／を用いでいるため、多結晶シリコンに対して
より低抵抗である。
以上のように本発明Ｆｉ、大容量化と素子のスピード化
を図ったキャパシタの製造方法である。
【図面の簡単な説明】
第１図は従来０２層多曽晶シリコン構造を有するキャパ
シタであり、第２ＷＪ（ａ）〜（、ｌ）は木兄−による
キャバ９夕である。 第２図のｌ！明 １・・・シリコン　　　　２・−熱酸化膜３・・・ムｌ
　　　　　　４−・アルミナ５・−人ｌ　　　　　　６
−・層間絶縁膜７　・・・ム　１ 以上 出願人　株式会社　諏訪精工◆ 代理人　弁理士　最上　　務

Claims (1)

    【特許請求の範囲】
  1. １）シリコン基板上に熱酸化膜を形成する工程と、１層
    目のムｌを全面形成し、所定のバーンを形成する工程と
    、ｆｌｌｌｌ化により酸化膜を形成する工程と、２層目
    のムｌを全面に蒸着、所定のパターンを形成する工程と
    １層関絶綴膜を全面に形成し、コンタクトホールを開け
    る工程と、全ｍＫム／１！の配線用金属を蒸着し、１層
    目のムｌ及び２層目のムｌとそれぞれコンタクトをとる
    よう配＃１形成する工程とを含むことを特徴とするキャ
    パシタの製造方法。
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS59188958A (ja) * 1983-04-11 1984-10-26 Nec Corp 半導体集積回路装置
US5374578A (en) * 1992-02-25 1994-12-20 Ramtron International Corporation Ozone gas processing for ferroelectric memory circuits
KR100275727B1 (ko) * 1998-01-06 2001-01-15 윤종용 반도체 장치의 커패시터 형성방법
EP1746608A3 (en) * 2005-05-23 2007-11-14 Fujitsu Ltd. Electronic circuit device and manufacturing method

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