JPS58164265A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS58164265A JPS58164265A JP57046680A JP4668082A JPS58164265A JP S58164265 A JPS58164265 A JP S58164265A JP 57046680 A JP57046680 A JP 57046680A JP 4668082 A JP4668082 A JP 4668082A JP S58164265 A JPS58164265 A JP S58164265A
- Authority
- JP
- Japan
- Prior art keywords
- conductivity type
- groove
- semiconductor layer
- semiconductor
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
四 発明の技術分野
不発明は半導体装置およびその製造方法に関し、特にＭ
Ｏ８形半導体装置の新たな構造とその製造方決に関する
。
Ｏ８形半導体装置の新たな構造とその製造方決に関する
。
（至）従来技術と関繍点
ＭＯ８形半導体装置は半導体基板表面に設けられる電界
効果トフンＶスタで、近年セルファライン方式で製造さ
れ、著しく小型となって轟集積化されているが、その小
型化にも限界があり表面層にソース、ドレインを形成し
、ゲート電極を設ける構造であるから一定限度以上に小
さくすることはできない。
効果トフンＶスタで、近年セルファライン方式で製造さ
れ、著しく小型となって轟集積化されているが、その小
型化にも限界があり表面層にソース、ドレインを形成し
、ゲート電極を設ける構造であるから一定限度以上に小
さくすることはできない。
ま九、バイポーフ形のマルチエミッタトランジスタのよ
うな多入力素子をＭＯ８％半導体装置で形成することは
非常に雌しいことで、それを小型化することは更に困雌
な関門である。
うな多入力素子をＭＯ８％半導体装置で形成することは
非常に雌しいことで、それを小型化することは更に困雌
な関門である。
（Ｃ）＠明の−的
本発明はこのような間紬点に着目し、従来の平面型とも
言うべきＭＯ８形半導体装置を立体畠に形成し、しかも
多入力ゲートを可能にする半導体装置の構造とその製法
を操業するものである。
言うべきＭＯ８形半導体装置を立体畠に形成し、しかも
多入力ゲートを可能にする半導体装置の構造とその製法
を操業するものである。
四 発明の構成
その特徴は、−導電型半導体基板上に反対導電型半導体
層と一導電型半導体層とが積層され、上記反対導電型半
導体層の１１１１面にゲート絶縁膜を介して拳数又は複
数のゲート電極が設けられて、−導電型半導体層および
半導体基板をソースおよびドレインとし九構造の半導体
装置であり、その製造方法の特徴としてはゲート電極の
被着・パターンユングを七〃ファフイン的に形成する方
式を織抄込んだことにあり、以下図面を参照して詳細に
説明する。
層と一導電型半導体層とが積層され、上記反対導電型半
導体層の１１１１面にゲート絶縁膜を介して拳数又は複
数のゲート電極が設けられて、−導電型半導体層および
半導体基板をソースおよびドレインとし九構造の半導体
装置であり、その製造方法の特徴としてはゲート電極の
被着・パターンユングを七〃ファフイン的に形成する方
式を織抄込んだことにあり、以下図面を参照して詳細に
説明する。
（ｅ） 発明の実施例
第１図は本発明にか−る一寮施四の構造断面図であり、
ｎａ半導体基板ｌ上にｐｍ半導体鳩２とｎ型半導体層８
とが積層されていて、４．６はゲートを極、６，７．８
はドレイン電極、９はゲート絶縁−を示す０図には、８
個のＭＯ８形半導体素子ＴＩ、Ｔ２．Ｔ８が設けられて
、ゲート電極４で素子Ｔ１を動作させ、ゲート電極６で
素子Ｔ８を動作させることができる。ｔた素子Ｔ２はゲ
ート電ｆｆ１４．６の２つで動作させることができる多
入力ゲート素子である。したがって、ＭＯ８形半導体素
子Ｔ２はその回路記号が第２図のように表現される。こ
のように半導体素子を半導体基板とに個々に突出して設
けると、側面周囲に１記のように！個のゲート電極を設
けることができるほか、４個のゲート電極をも形成して
、多入力素子として鎗１１回路などに利用することが可
能となる。
ｎａ半導体基板ｌ上にｐｍ半導体鳩２とｎ型半導体層８
とが積層されていて、４．６はゲートを極、６，７．８
はドレイン電極、９はゲート絶縁−を示す０図には、８
個のＭＯ８形半導体素子ＴＩ、Ｔ２．Ｔ８が設けられて
、ゲート電極４で素子Ｔ１を動作させ、ゲート電極６で
素子Ｔ８を動作させることができる。ｔた素子Ｔ２はゲ
ート電ｆｆ１４．６の２つで動作させることができる多
入力ゲート素子である。したがって、ＭＯ８形半導体素
子Ｔ２はその回路記号が第２図のように表現される。こ
のように半導体素子を半導体基板とに個々に突出して設
けると、側面周囲に１記のように！個のゲート電極を設
けることができるほか、４個のゲート電極をも形成して
、多入力素子として鎗１１回路などに利用することが可
能となる。
次に、その製造方法を第８図ないし第８図の工４１編断
面図に示している。先づ、第８図に示すよ’）Ｋｎｌ！
半導体半導体基板ｌ上層２（＊厚０，６〜２μｍ）をエ
ピタキシャル成長し、１！にその１にｎａ！ＩｍＢ（＄
ｌＩ厚９．５μｓ程度）ヲエビｌキＶ’Ｙｋ’成長する
０次いで、第４図に示すようにリソグラフィ技術を用い
て、半導体基板ｌに達する所望形状の溝、例えば輻０．
６μｍの基盤目状の溝を形成し、その溝内部を含む露出
表面を高温酸化して膜厚５００人位の二酸化シリ：！ン
（Ｓｉｎｇ ）ａｌ１９を形成する。
面図に示している。先づ、第８図に示すよ’）Ｋｎｌ！
半導体半導体基板ｌ上層２（＊厚０，６〜２μｍ）をエ
ピタキシャル成長し、１！にその１にｎａ！ＩｍＢ（＄
ｌＩ厚９．５μｓ程度）ヲエビｌキＶ’Ｙｋ’成長する
０次いで、第４図に示すようにリソグラフィ技術を用い
て、半導体基板ｌに達する所望形状の溝、例えば輻０．
６μｍの基盤目状の溝を形成し、その溝内部を含む露出
表面を高温酸化して膜厚５００人位の二酸化シリ：！ン
（Ｓｉｎｇ ）ａｌ１９を形成する。
次いで、第す図に示すように化学気相成長（ＣＶＤ）法
にてモリブデンシリサイド（Ｍｏ５１１ ） １１４ｔ
ｏｔ−膜厚０．２６＃＃１以上、好ましくは０．８〜０
．６μ肩程度に被着させる。このようＫＣＶＤ法で被着
すれば、溝内部の側面など、凹部内のすべての面にも被
膜が成長し、その成長膜厚を溝幅の４以上にすると、溝
内部を＠面より成長した線が埋め、なおそのＪ：面にも
被着して図のようにＭｏＳｉ露１１１１０ｈが平坦にな
る。
にてモリブデンシリサイド（Ｍｏ５１１ ） １１４ｔ
ｏｔ−膜厚０．２６＃＃１以上、好ましくは０．８〜０
．６μ肩程度に被着させる。このようＫＣＶＤ法で被着
すれば、溝内部の側面など、凹部内のすべての面にも被
膜が成長し、その成長膜厚を溝幅の４以上にすると、溝
内部を＠面より成長した線が埋め、なおそのＪ：面にも
被着して図のようにＭｏＳｉ露１１１１０ｈが平坦にな
る。
次いで、第６図に示すように西塩化病素（ＣＣｇ＊）と
酸素（０８）の混合ガスを用いるリアクティブスパッタ
法にて、上面のＭｏＳｉ、ｓｍをエツチングし。
酸素（０８）の混合ガスを用いるリアクティブスパッタ
法にて、上面のＭｏＳｉ、ｓｍをエツチングし。
エツチング時間を調節して、溝内部のｐ型−８の傾面の
みＭＯ８ｉ４１１１ Ｌ Ｏを残存させる。即ち、溝内
部は膜厚が厚いので時間制御で、この部分のみ残存させ
ることができる０本例のようＫ１１ｌｉ側にだけゲー［
電極を設ける場合は、と紀°した溝の幅を両側だけ０．
６μ肩とし、池の側面（第１図において紙面に垂直な（
Ｉ）の溝幅を１μ周以上とすれば、ＣＶＤ法で、その溝
をＭｏ５ｉａｌｌが埋没させることができなくて、木工
ＩＩＫおけるエツチング法で完全く除去させることがで
きる。
みＭＯ８ｉ４１１１ Ｌ Ｏを残存させる。即ち、溝内
部は膜厚が厚いので時間制御で、この部分のみ残存させ
ることができる０本例のようＫ１１ｌｉ側にだけゲー［
電極を設ける場合は、と紀°した溝の幅を両側だけ０．
６μ肩とし、池の側面（第１図において紙面に垂直な（
Ｉ）の溝幅を１μ周以上とすれば、ＣＶＤ法で、その溝
をＭｏ５ｉａｌｌが埋没させることができなくて、木工
ＩＩＫおけるエツチング法で完全く除去させることがで
きる。
次いで、第７図に示すようにｎａ１層８上の５ｉｎｓ１
ｉ１１９をリソグラフィ技術を用いて、憲あけする。
ｉ１１９をリソグラフィ技術を用いて、憲あけする。
次いで、第８図に示すようにアルミニウム（Ａｌｌ）Ａ
１１１１を被着するが、この際のＡ１ｍ１はスパッタ法
又は蒸着法で良くて、被着後、再びリソグラフィ技術に
よってパターンユングし、ドレインｔｍ６．７．８（第
１図参照）Ｋする。
１１１１を被着するが、この際のＡ１ｍ１はスパッタ法
又は蒸着法で良くて、被着後、再びリソグラフィ技術に
よってパターンユングし、ドレインｔｍ６．７．８（第
１図参照）Ｋする。
を記の製造方法は、ゲー）を極とドレイン電極とを別々
に形成する例である。しかし、池の製造方法として第４
図で説明したＳｉｎ、 １１１１９形成工程後、リソグ
ラフィ技術にてドレイン電極の窓あけを行ない（第７１
１で説明した工！１）、次いで第９図に示すようにＣＶ
Ｄ法にてＭｏ５ｊ４＠ ｌ Ｏを被着させる０次いでリ
ソグラフィ技術を用いて、ドレイン電極上にしシスト調
パターンを形成し、上紀と同様にリアクティブスパッタ
法にてＭＯ５ｉｌｌｌｌをエツチングすれば、ゲート電
極とドレイン電極とを同時に形成できる。
に形成する例である。しかし、池の製造方法として第４
図で説明したＳｉｎ、 １１１１９形成工程後、リソグ
ラフィ技術にてドレイン電極の窓あけを行ない（第７１
１で説明した工！１）、次いで第９図に示すようにＣＶ
Ｄ法にてＭｏ５ｊ４＠ ｌ Ｏを被着させる０次いでリ
ソグラフィ技術を用いて、ドレイン電極上にしシスト調
パターンを形成し、上紀と同様にリアクティブスパッタ
法にてＭＯ５ｉｌｌｌｌをエツチングすれば、ゲート電
極とドレイン電極とを同時に形成できる。
第１０図は４個のゲート電極１２を設は九素子の平面図
を示し、図示のように四隅の幅をＭｏｓｆｍ膜の膜厚の
２倍以とに広くとれば、その部分に被着したＭｏＳｉ４
成長膜はりアクティブスパッタ法で除去される。かよう
に本発明による製造方法は、エツチング溝の幅と導電膜
の成長膜厚との制御が最重要点であり、導電膜のエツチ
ング時間のコントローμが第２の要点で、ＣＶＤ法によ
る被着法は必―条件である。尚、ＣＶＤ法で被膜する導
電膜としてＭＯ８ｉｌ＠のほか、モリブデン、タングス
テンタンタ〃、チタンの単体金属あるいはそのＶリサイ
ドを用いても同様である。
を示し、図示のように四隅の幅をＭｏｓｆｍ膜の膜厚の
２倍以とに広くとれば、その部分に被着したＭｏＳｉ４
成長膜はりアクティブスパッタ法で除去される。かよう
に本発明による製造方法は、エツチング溝の幅と導電膜
の成長膜厚との制御が最重要点であり、導電膜のエツチ
ング時間のコントローμが第２の要点で、ＣＶＤ法によ
る被着法は必―条件である。尚、ＣＶＤ法で被膜する導
電膜としてＭＯ８ｉｌ＠のほか、モリブデン、タングス
テンタンタ〃、チタンの単体金属あるいはそのＶリサイ
ドを用いても同様である。
（イ）発明の効果
以上の説明から明らかなように、本発明によればＭＯ８
形半導体素子が立体型に形成されて、多入力ゲートを設
けることができる構造となり、ＩＣの高集積化、ｆｌＩ
Ｉ理回路の単純化に著しく寄与するものである。
形半導体素子が立体型に形成されて、多入力ゲートを設
けることができる構造となり、ＩＣの高集積化、ｆｌＩ
Ｉ理回路の単純化に著しく寄与するものである。
第１図は本発明にか−る一実施例の半導体装置構造断面
図、第８図は多入力ゲートの記号図、第８図ないし第８
１１は第１図に示す半導体装置の製造工１１ｉｌＫ断面
図、第９図は池の製造方法の一工程断面図、第１０図は
本発明にか−る池の爽施例の平面図を示す。 図中、ｌはｎｍ半導体基板、２はｐ型半導体層、８はｎ
型半導体層、４，６．１２はゲート電極、６．７．８は
ＹＶイン電ｔ１１．９はＳ’ｘＯｚＦｍ、１０はＭｏ５
ｉｌ＠％ｌ １はＡｊ膜である。 第１図 第２閏 第３図 第５図 ｎ 第６図
図、第８図は多入力ゲートの記号図、第８図ないし第８
１１は第１図に示す半導体装置の製造工１１ｉｌＫ断面
図、第９図は池の製造方法の一工程断面図、第１０図は
本発明にか−る池の爽施例の平面図を示す。 図中、ｌはｎｍ半導体基板、２はｐ型半導体層、８はｎ
型半導体層、４，６．１２はゲート電極、６．７．８は
ＹＶイン電ｔ１１．９はＳ’ｘＯｚＦｍ、１０はＭｏ５
ｉｌ＠％ｌ １はＡｊ膜である。 第１図 第２閏 第３図 第５図 ｎ 第６図
Claims (2)
- （１）−導電型半導体基板上に反対導電型半導体層と一
導電型半導体層とが積層され、上記反対導電型半導体層
のｗ面にゲート絶縁膜を介して単数又は複数のゲート電
極が設けられて、−導１型半導体層および半導体基板を
ソースおよびドレインとし九構造を有することを特許と
する半導体装置。 - （２）−導電型半導体基板上に反対導電型半導体層およ
び一導電型半導体層を順次にエビタキＶヤ〜成長した後
、リソグラフィ技術を用いて半導体基板に違する所望形
状の溝を形成する工程。 次に溝内部を含む露出面を酸化した後、化学気相成長法
によってメタル又はメタルシリサイドからなる導電膜を
被着し、次いで該導ｗｃｓ１１ｔ−全面エッチングし、
エツチング時間を制御して所望形状の溝内の反対導電型
半導体−側面にのみ該導電膜を残存させる工程が含まれ
てなることを特徴とする半導体装置の製造方決。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57046680A JPS58164265A (ja) | 1982-03-23 | 1982-03-23 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57046680A JPS58164265A (ja) | 1982-03-23 | 1982-03-23 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58164265A true JPS58164265A (ja) | 1983-09-29 |
Family
ID=12754086
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57046680A Pending JPS58164265A (ja) | 1982-03-23 | 1982-03-23 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58164265A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272570A (ja) * | 1986-03-24 | 1987-11-26 | シリコニクス インコ−ポレイテツド | 垂直ゲート半導体装置及びその製造方法 |
| JPS63115382A (ja) * | 1986-11-04 | 1988-05-19 | Matsushita Electronics Corp | 半導体装置 |
| JPS63155768A (ja) * | 1986-12-05 | 1988-06-28 | ゼネラル・エレクトリック・カンパニイ | 半導体デバイスの製造方法 |
| US4914058A (en) * | 1987-12-29 | 1990-04-03 | Siliconix Incorporated | Grooved DMOS process with varying gate dielectric thickness |
| JPH03218643A (ja) * | 1989-11-17 | 1991-09-26 | Toshiba Corp | 大電力用半導体装置 |
-
1982
- 1982-03-23 JP JP57046680A patent/JPS58164265A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS62272570A (ja) * | 1986-03-24 | 1987-11-26 | シリコニクス インコ−ポレイテツド | 垂直ゲート半導体装置及びその製造方法 |
| JPS63115382A (ja) * | 1986-11-04 | 1988-05-19 | Matsushita Electronics Corp | 半導体装置 |
| JPS63155768A (ja) * | 1986-12-05 | 1988-06-28 | ゼネラル・エレクトリック・カンパニイ | 半導体デバイスの製造方法 |
| US4914058A (en) * | 1987-12-29 | 1990-04-03 | Siliconix Incorporated | Grooved DMOS process with varying gate dielectric thickness |
| JPH03218643A (ja) * | 1989-11-17 | 1991-09-26 | Toshiba Corp | 大電力用半導体装置 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPH0418735A (ja) | バイポーラ型半導体装置の製造方法 | |
| JPS6042626B2 (ja) | 半導体装置の製造方法 | |
| JPS62290173A (ja) | 半導体集積回路装置の製造方法 | |
| JPS58164265A (ja) | 半導体装置およびその製造方法 | |
| JPS59218773A (ja) | バイポ−ラトランジスタ構造体 | |
| JPS6214107B2 (ja) | ||
| JPS5918874B2 (ja) | ハンドウタイソウチノセイゾウホウホウ | |
| CN112968053B (zh) | 场效应晶体管及其制备方法 | |
| JPS597231B2 (ja) | 絶縁ゲイト型電界効果半導体装置の作製方法 | |
| JPS61502993A (ja) | ３ウェルｃｍｏｓ技術 | |
| JPS60133740A (ja) | 半導体装置の製造方法 | |
| JPH0247853B2 (ja) | ||
| JPS6194367A (ja) | 半導体装置及び半導体装置の製造方法 | |
| JPS59186374A (ja) | 半導体装置の製法 | |
| JPS58119651A (ja) | 半導体装置およびその製造方法 | |
| JPS6148935A (ja) | 半導体装置の製造方法 | |
| JPS586135A (ja) | 半導体装置の製造方法 | |
| JPH01235269A (ja) | 半導体装置 | |
| JPS63296277A (ja) | 半導体集積回路装置 | |
| JPS6276677A (ja) | 半導体装置の製造方法 | |
| JPS62299049A (ja) | 半導体装置の製造方法 | |
| JPH02117166A (ja) | 半導体装置 | |
| JPS61242058A (ja) | 多結晶シリコン抵抗の製造方法 | |
| JPS60224245A (ja) | 半導体装置の製造方法 | |
| JPH0685267A (ja) | パワーｍｏｓｆｅｔの製造方法 |