JPS58172A - 半導体集積回路装置の製造方法 - Google Patents
半導体集積回路装置の製造方法Info
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- JPS58172A JPS58172A JP56097422A JP9742281A JPS58172A JP S58172 A JPS58172 A JP S58172A JP 56097422 A JP56097422 A JP 56097422A JP 9742281 A JP9742281 A JP 9742281A JP S58172 A JPS58172 A JP S58172A
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- H10D48/32—Devices controlled by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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- H10D48/345—Bipolar transistors having ohmic electrodes on emitter-like, base-like, and collector-like regions
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- Bipolar Transistors (AREA)
- Bipolar Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明は、パイポー２厘の半導体集積回路装置の製造
方法に関するものでらる○ 半導体集積回路装置の製造において索子面積を縮少させ
ることは、集積密度の向上のみならず、寄生容量の低減
化により高速動作を可能にする。
方法に関するものでらる○ 半導体集積回路装置の製造において索子面積を縮少させ
ることは、集積密度の向上のみならず、寄生容量の低減
化により高速動作を可能にする。
集積ｆＩｊ度向上のため、現在、最も実用的な従来〜の
バイＩ−ラ型半導体集積回路装置の製造方法の一例を第
１図に示している０ まず、第１図（４）に示すようＫＰＭシリコｙｉ＆板＋ １にＮ埋込み層２【形成した後、上記シリコン基板１上
にＮ型エビタ中シャル層３を形成する。
バイＩ−ラ型半導体集積回路装置の製造方法の一例を第
１図に示している０ まず、第１図（４）に示すようＫＰＭシリコｙｉ＆板＋ １にＮ埋込み層２【形成した後、上記シリコン基板１上
にＮ型エビタ中シャル層３を形成する。
次に、エピタキシャル層３の選択された表面に、熱成長
シリコ／ｍｌ化膜４と窒化シリコン膜５からなる選択酸
化のためのマスク層６【形成する。そして、表面に窒化
シリコンＭ５ｔ−有しないエピタキシャル層３をエツチ
ングして溝７を形成する。
シリコ／ｍｌ化膜４と窒化シリコン膜５からなる選択酸
化のためのマスク層６【形成する。そして、表面に窒化
シリコンＭ５ｔ−有しないエピタキシャル層３をエツチ
ングして溝７を形成する。
ここで、溝７の深さは、次の酸化工程において溝部に酸
化膜が体積が増大して形成されても、基板表面がほぼ平
坦となるように設定される０第１図（４）に示す基板を
酸化処理すると、第１図０３）のように分離酸化膜８が
形成され、マスタ層６の下に、エピタキシャル層３から
なるコレクタ領域丁およびコレクタ電＠に取出し領域３
′が形成される０ 次に、第１図Ωに示すように、マスク層６を除去した後
、コレクタ電極取出し領域３′にコレクタ抵抗形成予定
領域（７′イーノコレクタ領域）９【形成して堀込み層
２と結合させ、さらにコレクタ領域３′にペース抵抗低
減用ｏ ｐ”＊域（サイドペース領域）１０會形成する
Ｏ 次に、第１図（２）Ｋ示すように、コレクタ領域ｒにＰ
麺メイン（−ス領域１１會形成する０次に、第１図（へ
）に示すように、周知のエツチング方法によｐコレクタ
およびエンツタ；ンタクトのための開口部１２．１３を
形成した後、メインペース領域１１に−”エヤツタ領域
１４１？形成する○そして、次に、第１図いに示すよう
にペースのコ／タクＹ穴を形成した後、配線金属からな
る電極１５−１６ｓ１７？形成する０ このようなパイポー２型半導体集積回路装置において、
ペース領域１０．１１およびエミッタ領域１４の縮少化
は、サイドペース領域１０と電極１５ｔオー電ツクコン
タクトさせる開口部と、ニオツタ領域１４と電極１６會
オー書ツクコンタクトさせる開口部間に存在するシリコ
ン酸化膜１８０寸法により制限される０このシリコン酸
化膜１８の大きさは、第２図に示す電極１５と１６間の
離間距離すと、開口部から酸化膜１８０表面に、電極ノ
譬ターン形成０ためのマスク合わせ誤差余裕分だけ残在
する寸法ａとの和、つまり２＆＋ｂにより決定される０ しかるに、第１図に示す従来方法では、ナイドペース領
域１０お工びエイツタ領域１４０真上に販出し電極１５
．ｌｆｔ形成するため、酸化膜１８の寸法の縮少が困難
であり、したがってペース領域１０．１１とエミッタ領
域１４０面積Ｏ縮少に１１ｉｉ界かめる欠点金有してい
た。
化膜が体積が増大して形成されても、基板表面がほぼ平
坦となるように設定される０第１図（４）に示す基板を
酸化処理すると、第１図０３）のように分離酸化膜８が
形成され、マスタ層６の下に、エピタキシャル層３から
なるコレクタ領域丁およびコレクタ電＠に取出し領域３
′が形成される０ 次に、第１図Ωに示すように、マスク層６を除去した後
、コレクタ電極取出し領域３′にコレクタ抵抗形成予定
領域（７′イーノコレクタ領域）９【形成して堀込み層
２と結合させ、さらにコレクタ領域３′にペース抵抗低
減用ｏ ｐ”＊域（サイドペース領域）１０會形成する
Ｏ 次に、第１図（２）Ｋ示すように、コレクタ領域ｒにＰ
麺メイン（−ス領域１１會形成する０次に、第１図（へ
）に示すように、周知のエツチング方法によｐコレクタ
およびエンツタ；ンタクトのための開口部１２．１３を
形成した後、メインペース領域１１に−”エヤツタ領域
１４１？形成する○そして、次に、第１図いに示すよう
にペースのコ／タクＹ穴を形成した後、配線金属からな
る電極１５−１６ｓ１７？形成する０ このようなパイポー２型半導体集積回路装置において、
ペース領域１０．１１およびエミッタ領域１４の縮少化
は、サイドペース領域１０と電極１５ｔオー電ツクコン
タクトさせる開口部と、ニオツタ領域１４と電極１６會
オー書ツクコンタクトさせる開口部間に存在するシリコ
ン酸化膜１８０寸法により制限される０このシリコン酸
化膜１８の大きさは、第２図に示す電極１５と１６間の
離間距離すと、開口部から酸化膜１８０表面に、電極ノ
譬ターン形成０ためのマスク合わせ誤差余裕分だけ残在
する寸法ａとの和、つまり２＆＋ｂにより決定される０ しかるに、第１図に示す従来方法では、ナイドペース領
域１０お工びエイツタ領域１４０真上に販出し電極１５
．ｌｆｔ形成するため、酸化膜１８の寸法の縮少が困難
であり、したがってペース領域１０．１１とエミッタ領
域１４０面積Ｏ縮少に１１ｉｉ界かめる欠点金有してい
た。
この発明は上記の点に悔みなされたもので、ペースお工
びエミッタ領域、ひいては素子全体上大幅に縮少するこ
とができ、高集積化と同時に高速動作を可能にする半導
体集積回路装置の製造方法ｔ−提供することｔ目的とす
る。
びエミッタ領域、ひいては素子全体上大幅に縮少するこ
とができ、高集積化と同時に高速動作を可能にする半導
体集積回路装置の製造方法ｔ−提供することｔ目的とす
る。
以下この発明の実施例を図ｍ會参照して説明する。第３
図はこり発明０実施例を示す図である０この実施例にお
いて扛、分離酸化膜の形成およびそのためのマスク層の
除去までは従来と同一工程上とる０そこで、分離酸化膜
の形成工程ならびにそのためのマスク層の除去工＠まで
Ｏａ明は、ここでは割愛することにし、マスク層除去工
鴨終了後の状態を第３図（４）に示す０第ａｌｌ（Ａ）
においては、２１がＰｆｆｉシリコン基板、２２がＮ−
込み層、ム□がＮにエピタキシャル層からなるコレクタ
領域（第１１ｉ域）、２３１が同エピタキシャル層から
なるコレクタ電極取出し領域、２４が分離酸化膜である
０ 分離酸化膜２４の形成力らびに、そのためのマスク層の
除去ｔ−終了したならば、次に、シリコン基板２１上Ｏ
全面に第１の多結晶シリーン層２６を概ね５０００ Ａ
厚に育成し、さらにその第１の多結晶シリコン層２６上
の所定部分、つまりサイドペース形成予定領域上および
ベース引出し部、ならびに抵抗形成予定領域（図示せず
）の第１の多結晶シリコン層２６１ｐ面に選択酸化Ｏた
めのマスク層２７□２７−ｔ−形成するＯこ０１スク層
２７凰。
図はこり発明０実施例を示す図である０この実施例にお
いて扛、分離酸化膜の形成およびそのためのマスク層の
除去までは従来と同一工程上とる０そこで、分離酸化膜
の形成工程ならびにそのためのマスク層の除去工＠まで
Ｏａ明は、ここでは割愛することにし、マスク層除去工
鴨終了後の状態を第３図（４）に示す０第ａｌｌ（Ａ）
においては、２１がＰｆｆｉシリコン基板、２２がＮ−
込み層、ム□がＮにエピタキシャル層からなるコレクタ
領域（第１１ｉ域）、２３１が同エピタキシャル層から
なるコレクタ電極取出し領域、２４が分離酸化膜である
０ 分離酸化膜２４の形成力らびに、そのためのマスク層の
除去ｔ−終了したならば、次に、シリコン基板２１上Ｏ
全面に第１の多結晶シリーン層２６を概ね５０００ Ａ
厚に育成し、さらにその第１の多結晶シリコン層２６上
の所定部分、つまりサイドペース形成予定領域上および
ベース引出し部、ならびに抵抗形成予定領域（図示せず
）の第１の多結晶シリコン層２６１ｐ面に選択酸化Ｏた
めのマスク層２７□２７−ｔ−形成するＯこ０１スク層
２７凰。
２７１は、下に薄いシリコン歇化膜、上にシリコｙ窒化
ｌ［【有する２層膜からなる０（第３図０３）参照）次
に、マスク層２１＠ｍ２１ｍｋ用いて第１の多結晶シリ
コン層２６の選択酸化を行う。この選択酸化【行うと、
マスタ層２７ｍ−２７１直下の第１の多結晶シリコン層
２６は依然多結晶シリコン層２６□。
ｌ［【有する２層膜からなる０（第３図０３）参照）次
に、マスク層２１＠ｍ２１ｍｋ用いて第１の多結晶シリ
コン層２６の選択酸化を行う。この選択酸化【行うと、
マスタ層２７ｍ−２７１直下の第１の多結晶シリコン層
２６は依然多結晶シリコン層２６□。
２６−とじて残るが、表面にマスク層を有しない第１の
多結晶シリコン層２６は熱成長シリコン酸化１Ｆ２ｇと
なる。（第３図（Ｑ参照） 続いて、マスク層２７＊−２７ｓ會除去した後、イオン
注入などの手段によって、多結晶シリコン層２６．１２
６１ＫＩＥね１０” 〜１０”ａｔ”−”＠ｌＯＰ！１
１不Ｍ物たとえば線素を導入する。そして、その後、熱
処理を行うことにより、多結晶シリコン層２６倉。
多結晶シリコン層２６は熱成長シリコン酸化１Ｆ２ｇと
なる。（第３図（Ｑ参照） 続いて、マスク層２７＊−２７ｓ會除去した後、イオン
注入などの手段によって、多結晶シリコン層２６．１２
６１ＫＩＥね１０” 〜１０”ａｔ”−”＠ｌＯＰ！１
１不Ｍ物たとえば線素を導入する。そして、その後、熱
処理を行うことにより、多結晶シリコン層２６倉。
２６・直下のコレクタ領域２３１にＰ型サイドペース領
域（第２領域）２９１−２９雪を形成する。（第３図（
２）参照） 次に、シリコン酸化１［２８￥を全面除去した後、概ね
７００℃以下の低温で酸化処理を施す。これにより、高
濃度の不純物を含む多結晶シリコン層２６□２６露の表
面には厚いシリコン酸化膜３ｏ１゜３０、が、他方、コ
レクタ領域２３１およびコレクタ電極取出し領域２謁０
表面には薄いシリコン酸化膜３１□３ｈが成長する。（
第３図（ト）参照）しかる後、コレクタ電極取出し領域
２３ｓ Ｋ Ｎ蓋不純物たとえば燐を概ね１０１１ 程
度イオン注入などの手段によって選択的に導入して、非
酸化性雰囲気中で熱処理を施すことにより、コレクタ電
＋ 極取出し領域ｊ！３ｓ’ｔｓＮＩＩ込み層２２に到達し
た十 Ｎ領域、つまシディーグ；レクタ領域２５とする。
域（第２領域）２９１−２９雪を形成する。（第３図（
２）参照） 次に、シリコン酸化１［２８￥を全面除去した後、概ね
７００℃以下の低温で酸化処理を施す。これにより、高
濃度の不純物を含む多結晶シリコン層２６□２６露の表
面には厚いシリコン酸化膜３ｏ１゜３０、が、他方、コ
レクタ領域２３１およびコレクタ電極取出し領域２謁０
表面には薄いシリコン酸化膜３１□３ｈが成長する。（
第３図（ト）参照）しかる後、コレクタ電極取出し領域
２３ｓ Ｋ Ｎ蓋不純物たとえば燐を概ね１０１１ 程
度イオン注入などの手段によって選択的に導入して、非
酸化性雰囲気中で熱処理を施すことにより、コレクタ電
＋ 極取出し領域ｊ！３ｓ’ｔｓＮＩＩ込み層２２に到達し
た十 Ｎ領域、つまシディーグ；レクタ領域２５とする。
続いて、薄いシリコン酸化膜３１ｓｔ通してＰＷｉ不純
不純物見ば硼素會概ね１０１４− 程度イオン注入など
の手段によってコレクタ領域２＄１に導入し、再び非酸
化性雰囲気中で熱処理上農すことによって、ｐＨｌメイ
ンペース領域（第３領域）３２を、十 コレクタ領域２３１内に、Ｐ１ｉｉサイドペース領域ｇ
９１，２９ｍに延圧させて形成する。この時、ディープ
コレクタ領域２Ｉｓにも同時に硼素が拡散されるが、デ
ィープコレクタ領域２５に線、既に高濃度のＮ型不純物
が拡散されているため、Ｐｆｊｊｉ領域は生じない。（
第３図日参照） 続いて、全体をシリコン酸化膜のエツチング液に浸漬す
ることにより、薄いシリコン酸化＄３１．。
不純物見ば硼素會概ね１０１４− 程度イオン注入など
の手段によってコレクタ領域２＄１に導入し、再び非酸
化性雰囲気中で熱処理上農すことによって、ｐＨｌメイ
ンペース領域（第３領域）３２を、十 コレクタ領域２３１内に、Ｐ１ｉｉサイドペース領域ｇ
９１，２９ｍに延圧させて形成する。この時、ディープ
コレクタ領域２Ｉｓにも同時に硼素が拡散されるが、デ
ィープコレクタ領域２５に線、既に高濃度のＮ型不純物
が拡散されているため、Ｐｆｊｊｉ領域は生じない。（
第３図日参照） 続いて、全体をシリコン酸化膜のエツチング液に浸漬す
ることにより、薄いシリコン酸化＄３１．。
３１−金除去してＰ盟メインペース領域３２など０表面
【露出させる一方、厚いシリコン酸化１［ｓｏ、。
【露出させる一方、厚いシリコン酸化１［ｓｏ、。
３０、 ＃′ｉ着千Ｍ厚が滅っ良状態で残存させるよう
にする、その後、シリコン基板２１上の全面、つます、
シリコンｌｌ化Ｍ ３０ｈ −３０ｍ、メインペース領
域３２、ディープコレクタ領域２５および分離酸化膜２
４などの表面に＃！２の多結晶シリコン層３３【育成す
る。（第３図日参照） しかる後、イオン注入などの手段にょｐ１第２の多結ム
シリコン層３３に、ＮｆＪ不純物たとえば！ｌＩｔ素を
値ね１０ｍ 程度導入する。続いて、第２の多結晶シ
リコン層３３の選択除去を行うことにより、繭２の多結
晶シリコン層３３會、メインペース領域３２およびディ
ープコレクタ領域２５のｅ、面など必要部分にのみ残す
。第３図Ｉでは、メインペース領域３２０表面に残され
た第２の多結晶シリコン層３３ｔ−多結晶シリコン層３
８ｍで示すとともに、ディープコレクタ領域２５０表面
に残され次第２の多結晶シリコン層８８ｆ：多結晶シリ
コン層３３．で示しである。その後、シリコン基板２１
上の全面にシリコン酸化膜などの絶絶膜３４會育成し、
熱処理することＫより、多結晶シリコン層３３１からメ
インペース領域３２中にＮＪｉＭ不純愉不純物され、エ
ンツタ領域（第４ａ域）３５がメインペース領域３２中
に形成される。（第３図日参照） しかる後は、図示しないが通常の手段によってコンタク
トホールｔ−開口し、金属配ａｔ形成することにより、
パイが一う型半導体集積回路装置が完成する○ 第４図はこのようにして完成され先手導体集積Ｕ路装置
の主要部の平面図の一例であり、ペース部に引き出され
ている。第４ｍ１１０例では、多結晶シリコン層２６ｔ
ｅ２６＊ｔ″コの字型に接続しているが、口の字型に接
続してもよい。また、エミッタ、コレクタＯコ／タクト
を形成する次めの多結晶クリコン層ａＢｘｅＢＢ智も、
必要に応じて能動素子領域の外部に引き出すことかで龜
ることはいうまでもない０ 以上のような実施例によれば、次のような効果を得るこ
とがでをる。
にする、その後、シリコン基板２１上の全面、つます、
シリコンｌｌ化Ｍ ３０ｈ −３０ｍ、メインペース領
域３２、ディープコレクタ領域２５および分離酸化膜２
４などの表面に＃！２の多結晶シリコン層３３【育成す
る。（第３図日参照） しかる後、イオン注入などの手段にょｐ１第２の多結ム
シリコン層３３に、ＮｆＪ不純物たとえば！ｌＩｔ素を
値ね１０ｍ 程度導入する。続いて、第２の多結晶シ
リコン層３３の選択除去を行うことにより、繭２の多結
晶シリコン層３３會、メインペース領域３２およびディ
ープコレクタ領域２５のｅ、面など必要部分にのみ残す
。第３図Ｉでは、メインペース領域３２０表面に残され
た第２の多結晶シリコン層３３ｔ−多結晶シリコン層３
８ｍで示すとともに、ディープコレクタ領域２５０表面
に残され次第２の多結晶シリコン層８８ｆ：多結晶シリ
コン層３３．で示しである。その後、シリコン基板２１
上の全面にシリコン酸化膜などの絶絶膜３４會育成し、
熱処理することＫより、多結晶シリコン層３３１からメ
インペース領域３２中にＮＪｉＭ不純愉不純物され、エ
ンツタ領域（第４ａ域）３５がメインペース領域３２中
に形成される。（第３図日参照） しかる後は、図示しないが通常の手段によってコンタク
トホールｔ−開口し、金属配ａｔ形成することにより、
パイが一う型半導体集積回路装置が完成する○ 第４図はこのようにして完成され先手導体集積Ｕ路装置
の主要部の平面図の一例であり、ペース部に引き出され
ている。第４ｍ１１０例では、多結晶シリコン層２６ｔ
ｅ２６＊ｔ″コの字型に接続しているが、口の字型に接
続してもよい。また、エミッタ、コレクタＯコ／タクト
を形成する次めの多結晶クリコン層ａＢｘｅＢＢ智も、
必要に応じて能動素子領域の外部に引き出すことかで龜
ることはいうまでもない０ 以上のような実施例によれば、次のような効果を得るこ
とがでをる。
■自己整合によってエイツタ領域３５およびペース領域
２９ｉ−２ｈ−３２の電極取出し部分の間隔をサブ書ク
ロン、すなわち第３図０にｄで示すシリコン酸化膜３０
ｓ−３０嘗の厚み分だけに縮小でき、またペース電極金
、高濃度ＫＰ型不純物が含まれた多結晶シリコン層２６
ｓ＝２６會によって両者ｔ−接続して能動素子領域の外
部に引出している九め、配線合わせ余裕？減じることな
く、エミッタ領＃３５およびペース領域２９□、２９曽
、３２ひいては素子全体上極限まで做細化し、高集積化
することができ、さらには、寄生容量が殆どない多結晶
シリコン抵抗【同時に形成できることと相まって高速化
ならびに低消費電力化を達成できる。
２９ｉ−２ｈ−３２の電極取出し部分の間隔をサブ書ク
ロン、すなわち第３図０にｄで示すシリコン酸化膜３０
ｓ−３０嘗の厚み分だけに縮小でき、またペース電極金
、高濃度ＫＰ型不純物が含まれた多結晶シリコン層２６
ｓ＝２６會によって両者ｔ−接続して能動素子領域の外
部に引出している九め、配線合わせ余裕？減じることな
く、エミッタ領＃３５およびペース領域２９□、２９曽
、３２ひいては素子全体上極限まで做細化し、高集積化
することができ、さらには、寄生容量が殆どない多結晶
シリコン抵抗【同時に形成できることと相まって高速化
ならびに低消費電力化を達成できる。
■従来の方法では、メインペース領域、サイドペース領
域およびエイツタ領域を形成するために３回のマスキン
グ工程１＊するが、実施例によれば、第１の多結晶シリ
コン層２６の選択酸化および第２の多結晶シリコン層３
３の選択除去の２回ｖｑスキンダニ程ですみ、工ａｔ簡
略化できる。
域およびエイツタ領域を形成するために３回のマスキン
グ工程１＊するが、実施例によれば、第１の多結晶シリ
コン層２６の選択酸化および第２の多結晶シリコン層３
３の選択除去の２回ｖｑスキンダニ程ですみ、工ａｔ簡
略化できる。
なお、上記実施例では素子間分離に酸化膜分離を用いた
が、ＰＮ分離、あるいはＰＮ分離と酸化膜分離の両者を
併用するなどの分離方法を用いることもできる。
が、ＰＮ分離、あるいはＰＮ分離と酸化膜分離の両者を
併用するなどの分離方法を用いることもできる。
また１ンンドープの多結晶シリコンを用いて第２の多結
＾シリコン層３３を形成し、以後、第２の多結晶シリコ
ン層３３にＮ型不純物を導入するようにしたが、予め高
＃ｋｆのＮ型不純物たとえば砒素を含んだ多結晶シリコ
ンを用すて第２の多結晶シリコン層３３を形成するよう
にしてもよ−。
＾シリコン層３３を形成し、以後、第２の多結晶シリコ
ン層３３にＮ型不純物を導入するようにしたが、予め高
＃ｋｆのＮ型不純物たとえば砒素を含んだ多結晶シリコ
ンを用すて第２の多結晶シリコン層３３を形成するよう
にしてもよ−。
さらに、第２の多結晶シリコン層３３の選択除去は選択
酸化に代えることができ、その場合には、選択酸化後に
不純物を導入する工程が望ましい。
酸化に代えることができ、その場合には、選択酸化後に
不純物を導入する工程が望ましい。
また、実施例では、サイドペース領域２９１゜２９１を
コレクタ領域２３１に配置したが、エンツタ領域３５を
分離酸化膜２４に接近させて、サイドペース領域２９□
２９１の一方をなくす構成とすることもできる。このよ
うＫすれば、さらにペース・エミッタ領域の表面積の大
幅な縮少が可能となる。
コレクタ領域２３１に配置したが、エンツタ領域３５を
分離酸化膜２４に接近させて、サイドペース領域２９□
２９１の一方をなくす構成とすることもできる。このよ
うＫすれば、さらにペース・エミッタ領域の表面積の大
幅な縮少が可能となる。
以上の説明から明らかなように、この発明の半導体集積
回路装置の製造方法においては、表面にコレクタとなる
一導電証の第１領域を有する逆導電蓋のシリコン基板上
に第１の多結晶シリコン層【形成して、これ【選択酸化
した後、逆導電蓋の不純物を第１の多結晶シリコン層に
導入する工程を経て第１領斌内にサイドペースとなる逆
導電蓋の第２領域を形成し、上記選択酸化によるシリコ
ン酸化ａｔ除去し上で、再度、＠１の多結晶シリコン層
の表面および第１領域の露出表面に厚さの異なるシリコ
ン酸化ｇｔ形成し、その状態で、第１領域上の薄いシリ
コン酸化１１’ｅ通して第１領域に逆導電型不純物を導
入する工程を経て第１領域内に、メインペースとなる逆
導電ｍｏ第３領域【上記第２領域に延在して形成し、し
かる後、薄いシリコン酸化膜を除去して第２の多結晶シ
リコン層を厚いシリコン酸化膜および上記１Ｍ３領域の
表面に形成し、＃Ｉ３領域にニオツタとなる一導電型の
第４領域【形成するものである。した゛がって、ペース
およびエミッタ領域、ひいては素子全体を大幅に縮少す
ることがで亀、高集積化と同時に、高速動作など特性の
向上と低消費電力化を図ることができる０さらには、工
程も非常に簡略化されたものとなる。このような効果を
有する仁の発明の製造方法は、いわゆるＥＣＬ、８ＴＴ
Ｌ、ＩＩＬなど、あるいはそれらＯＳＳする高密度かつ
高速のパイ／−′９ｍＯ半導体集積回路装置の製造方法
に広く利用することができるもＯである。
回路装置の製造方法においては、表面にコレクタとなる
一導電証の第１領域を有する逆導電蓋のシリコン基板上
に第１の多結晶シリコン層【形成して、これ【選択酸化
した後、逆導電蓋の不純物を第１の多結晶シリコン層に
導入する工程を経て第１領斌内にサイドペースとなる逆
導電蓋の第２領域を形成し、上記選択酸化によるシリコ
ン酸化ａｔ除去し上で、再度、＠１の多結晶シリコン層
の表面および第１領域の露出表面に厚さの異なるシリコ
ン酸化ｇｔ形成し、その状態で、第１領域上の薄いシリ
コン酸化１１’ｅ通して第１領域に逆導電型不純物を導
入する工程を経て第１領域内に、メインペースとなる逆
導電ｍｏ第３領域【上記第２領域に延在して形成し、し
かる後、薄いシリコン酸化膜を除去して第２の多結晶シ
リコン層を厚いシリコン酸化膜および上記１Ｍ３領域の
表面に形成し、＃Ｉ３領域にニオツタとなる一導電型の
第４領域【形成するものである。した゛がって、ペース
およびエミッタ領域、ひいては素子全体を大幅に縮少す
ることがで亀、高集積化と同時に、高速動作など特性の
向上と低消費電力化を図ることができる０さらには、工
程も非常に簡略化されたものとなる。このような効果を
有する仁の発明の製造方法は、いわゆるＥＣＬ、８ＴＴ
Ｌ、ＩＩＬなど、あるいはそれらＯＳＳする高密度かつ
高速のパイ／−′９ｍＯ半導体集積回路装置の製造方法
に広く利用することができるもＯである。
第１図は従来のパイーーツ瀧半導体集積回路装置の製造
方法の一例【示す断面図、第２図は従来の方法による装
置の一部を取出して示す断面図、第８図はこの発明の半
導体集積回路′装置の製造方法の実施例を示す断面図、
第４図は実施例により得られ良装置の要部を示す平面図
である０２１・・・Ｐ型シリコン基板、２３．・・・コ
レクタ領域、２６・・・第１の多結晶シリコン層、２６
ｔ −２６ｍ・・・多結晶シリコン層、２７ｎ、２７−
・・・マスク層、２８・・・＋ 熱成長シリコン酸化膜、２９１ ＝ ２９ｍ・・・Ｐ屋
すイドベース領域、３０１ ｔ ３（ｈ”・厚いシリコ
ン酸化膜、３１、・・・薄いシリコン酸化膜、３８・・
・ｐＨメインペース領域、３３・・−に２Ｏ多結晶シリ
コン層、３８１・・・多結晶シリコン層、３５・・・エ
ンツタ領域。 特許出願人 沖電気工業株式会社 手続補正書 昭和５６年９月２２１ 特許庁長官島田春樹 殿 １、事件の表示 昭和６６年 ４１１ 許 願第 ９’１４２２
号２・発明の名称 半導体集積−路装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２Ｇ）沖電
気工業株式金社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自
発的）６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７゜ 補正の内容 １）明細書２頁１６行、５真７行、同頁１２行、１４頁
１行それぞれ「縮少」ｔ−「縮小」と訂正する。 ２）同４頁１４行「縮少化」を「縮小化」と訂正する。 ３）同６頁１１行「５０００」をｒ２０００〜５０００
Ｊと訂正する。 ４）同８頁１３行「延圧」ｔ−「延在」と訂正する。 ５）同１３頁９行「し上で」を「した上で」と訂正する
。
方法の一例【示す断面図、第２図は従来の方法による装
置の一部を取出して示す断面図、第８図はこの発明の半
導体集積回路′装置の製造方法の実施例を示す断面図、
第４図は実施例により得られ良装置の要部を示す平面図
である０２１・・・Ｐ型シリコン基板、２３．・・・コ
レクタ領域、２６・・・第１の多結晶シリコン層、２６
ｔ −２６ｍ・・・多結晶シリコン層、２７ｎ、２７−
・・・マスク層、２８・・・＋ 熱成長シリコン酸化膜、２９１ ＝ ２９ｍ・・・Ｐ屋
すイドベース領域、３０１ ｔ ３（ｈ”・厚いシリコ
ン酸化膜、３１、・・・薄いシリコン酸化膜、３８・・
・ｐＨメインペース領域、３３・・−に２Ｏ多結晶シリ
コン層、３８１・・・多結晶シリコン層、３５・・・エ
ンツタ領域。 特許出願人 沖電気工業株式会社 手続補正書 昭和５６年９月２２１ 特許庁長官島田春樹 殿 １、事件の表示 昭和６６年 ４１１ 許 願第 ９’１４２２
号２・発明の名称 半導体集積−路装置の製造方法 ３、補正をする者 事件との関係 特 許 出願人（０２Ｇ）沖電
気工業株式金社 ４、代理人 ５、補正命令の日付 昭和 年 月 日 （自
発的）６、補正の対象 明細書の発明の詳細な説明の欄 ７、補正の内容 別紙の通り ７゜ 補正の内容 １）明細書２頁１６行、５真７行、同頁１２行、１４頁
１行それぞれ「縮少」ｔ−「縮小」と訂正する。 ２）同４頁１４行「縮少化」を「縮小化」と訂正する。 ３）同６頁１１行「５０００」をｒ２０００〜５０００
Ｊと訂正する。 ４）同８頁１３行「延圧」ｔ−「延在」と訂正する。 ５）同１３頁９行「し上で」を「した上で」と訂正する
。
Claims (1)
- 【特許請求の範囲】 ａ！！！面にコレクタとなる一導電塵の第１領域を有す
る逆導電型のシリコン基板を準備する工程と、このシリ
コン基板の表面にｊｉＥｌの多結晶シリコン層を形成す
る工程と、この１１ｇ１の多結晶シリコン層の選択され
た表面に選択酸化のための１スフ層を形成する工程と、
選択酸化により、表直に上記マスク層を有しない上記第
１の多結晶シリコン層【シリコン酸化膜に変換する工程
と、上記マスク層を除去した後、逆導電型の不純物を上
記第１の多結晶シリコン層に導入する工程と、上記第１
の多結晶シリコン層直下の上記第１領域内にサイドペー
スとなる逆導電型の第２領域會形成する工程と、上記シ
リコン酸化膜【除去して上記１ｇ１領域の表面管露出さ
せる工程と、低温酸化により上記第１の多結晶シリコン
層の表面および上記第１領域の表面各々に厚いシリコン
酸化膜および薄いシリコン酸化Ｘｔ形成する工程と、上
記薄いシリコン酸化！Ｉｔ−通して上記第１領域に逆導
電雛不純物を導入する工程と、上記第２領域へ延在し、
かつメインベースとなる逆導電屋の第３領域會上記第１
領域内に形成すゐ工程と、上記薄いシリコン酸化膜を除
去した後、−導電層の第２の多結晶シリコン層を上記厚
いシリコン酸化膜および上記第３領域の表面に形成する
工程と、上記第３領斌に、エンツタとなる一導電数の第
４領域を形成する工程とｔ具備してなる半導体集積回路
装置の製造方法０
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097422A JPS58172A (ja) | 1981-06-25 | 1981-06-25 | 半導体集積回路装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097422A JPS58172A (ja) | 1981-06-25 | 1981-06-25 | 半導体集積回路装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58172A true JPS58172A (ja) | 1983-01-05 |
| JPH0128507B2 JPH0128507B2 (ja) | 1989-06-02 |
Family
ID=14191990
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56097422A Granted JPS58172A (ja) | 1981-06-25 | 1981-06-25 | 半導体集積回路装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58172A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297127A (ja) * | 1985-10-24 | 1987-05-06 | Tdk Corp | 磁気記録媒体及びその製造方法 |
| JPS6336567A (ja) * | 1986-07-30 | 1988-02-17 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPS6341074A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
| JPS63107167A (ja) * | 1986-10-24 | 1988-05-12 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427774A (en) * | 1977-08-03 | 1979-03-02 | Nec Corp | Semiconductor device |
-
1981
- 1981-06-25 JP JP56097422A patent/JPS58172A/ja active Granted
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5427774A (en) * | 1977-08-03 | 1979-03-02 | Nec Corp | Semiconductor device |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6297127A (ja) * | 1985-10-24 | 1987-05-06 | Tdk Corp | 磁気記録媒体及びその製造方法 |
| JPS6336567A (ja) * | 1986-07-30 | 1988-02-17 | Mitsubishi Electric Corp | 半導体装置及びその製造方法 |
| JPS6341074A (ja) * | 1986-08-06 | 1988-02-22 | Mitsubishi Electric Corp | 半導体集積回路装置およびその製造方法 |
| JPS63107167A (ja) * | 1986-10-24 | 1988-05-12 | Oki Electric Ind Co Ltd | 半導体集積回路装置の製造方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0128507B2 (ja) | 1989-06-02 |
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