JPS5817634A - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JPS5817634A JPS5817634A JP56115066A JP11506681A JPS5817634A JP S5817634 A JPS5817634 A JP S5817634A JP 56115066 A JP56115066 A JP 56115066A JP 11506681 A JP11506681 A JP 11506681A JP S5817634 A JPS5817634 A JP S5817634A
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- JP
- Japan
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- film
- insulating layer
- field
- photoetching
- substrate
- Prior art date
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/01—Manufacture or treatment
- H10W10/011—Manufacture or treatment of isolation regions comprising dielectric materials
- H10W10/012—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS]
- H10W10/0121—Manufacture or treatment of isolation regions comprising dielectric materials using local oxidation of silicon [LOCOS] in regions recessed from the surface, e.g. in trenches or grooves
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
- H10W10/00—Isolation regions in semiconductor bodies between components of integrated devices
- H10W10/10—Isolation regions comprising dielectric materials
- H10W10/13—Isolation regions comprising dielectric materials formed using local oxidation of silicon [LOCOS], e.g. sealed interface localised oxidation [SILO] or side-wall mask isolation [SWAMI]
Landscapes
- Local Oxidation Of Silicon (AREA)
- Element Separation (AREA)
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Recrystallisation Techniques (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、半導体基体上に設けた絶縁層によっ【各素子
領域を分離するようにした半導体装置の製造方法に関す
るものである。
領域を分離するようにした半導体装置の製造方法に関す
るものである。
半導体技術における素子アイソレージ曹ン法の１つとし
て、Ｌ ０００８ （Ｌｏｃａｌ ０ｘｉｄａｔ １ｏ
ｎｏｆ ８ｉ１ｉｃｏｎ）と称される選択酸化技術忙よ
ってフィールド部に比較的厚い素子分離用のＳｉＯ，ｔ
ｌ（フィールド８ｉ０．膜）を形成する方法が知られて
いる。この選択酸化法によれば、シリコン基板の表面に
形成した保饅用の薄い８ｉ０１膜上に窒化シリコンから
なる耐酸化マスクを所定パターンに設け、酸化性雰囲気
中での熱酸化によって耐酸化マスクが存在しない領域に
フィールド８４０．膜を選択的に形成している。
て、Ｌ ０００８ （Ｌｏｃａｌ ０ｘｉｄａｔ １ｏ
ｎｏｆ ８ｉ１ｉｃｏｎ）と称される選択酸化技術忙よ
ってフィールド部に比較的厚い素子分離用のＳｉＯ，ｔ
ｌ（フィールド８ｉ０．膜）を形成する方法が知られて
いる。この選択酸化法によれば、シリコン基板の表面に
形成した保饅用の薄い８ｉ０１膜上に窒化シリコンから
なる耐酸化マスクを所定パターンに設け、酸化性雰囲気
中での熱酸化によって耐酸化マスクが存在しない領域に
フィールド８４０．膜を選択的に形成している。
しかしながら、本発明者が検討を加えた結果、上記の選
択酸化法におかては、酸化の過程で耐酸化マスクの周縁
部下にフィールド８ｉ０１膜が食い込んでいわゆるバー
ドビーク部分が形成しれてしｔ５ために、耐酸化マスク
とフィールド８ｉ０．膜との間に寸法差が生じ、その分
累子領域の有効面積が狭くなることが特にＩＯの超微細
パターン化にとって問題であることが確認されてＡる。
択酸化法におかては、酸化の過程で耐酸化マスクの周縁
部下にフィールド８ｉ０１膜が食い込んでいわゆるバー
ドビーク部分が形成しれてしｔ５ために、耐酸化マスク
とフィールド８ｉ０．膜との間に寸法差が生じ、その分
累子領域の有効面積が狭くなることが特にＩＯの超微細
パターン化にとって問題であることが確認されてＡる。
即ち、例えば各素子領域間の間隔（フィールド８ｉ０．
膜の幅）が２μｍ以下の超微細パターンを形成したい場
合、上記バードビーク部分が約１μｍもあるために耐酸
化マスク間の間隔を２βｍＫ設定してもフィールド８ｆ
Ｏ，膜の幅は実質的に約４μｍｊｔｃもなってしまう。
膜の幅）が２μｍ以下の超微細パターンを形成したい場
合、上記バードビーク部分が約１μｍもあるために耐酸
化マスク間の間隔を２βｍＫ設定してもフィールド８ｆ
Ｏ，膜の幅は実質的に約４μｍｊｔｃもなってしまう。
このことは、素子領域について言えば、耐酸化マスクを
所足幅に設けてもその直下の素子領域の幅が約２μｍも
狭くなることを意味している。従って、目的とする幅の
フィールド部を形成できない上に、所定の素子領域を確
保するためには上記バードビーク部分の食い込み量を考
慮して耐酸化マスクの幅を大きめにしておく必要がある
が、いずれにしても高集積度が得られない。これは、例
えばＲＡＭｌ０等のＭＩＳ（Ｍｅｔａｌ Ｉｎ５ｕｌａ
ｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型Ｌ８Ｉの高集
積化にとって致命的な欠陥となる。
所足幅に設けてもその直下の素子領域の幅が約２μｍも
狭くなることを意味している。従って、目的とする幅の
フィールド部を形成できない上に、所定の素子領域を確
保するためには上記バードビーク部分の食い込み量を考
慮して耐酸化マスクの幅を大きめにしておく必要がある
が、いずれにしても高集積度が得られない。これは、例
えばＲＡＭｌ０等のＭＩＳ（Ｍｅｔａｌ Ｉｎ５ｕｌａ
ｔｏｒ Ｓｅｍ１ｃｏｎｄｕｃｔｏｒ）型Ｌ８Ｉの高集
積化にとって致命的な欠陥となる。
また、別の問題点として、フィールド８ｉ０．腰下にチ
ャネルストッパを形成するに際して予めフィールド部に
不純物を導入した後に選択酸化を行なっているが、その
不純物導入時及び選択酸化時に別々のマスクを設ける必
要があって両マスク領斌の合せずれが生じ易いことも分
っている。しかも、選択酸化時にフィールド８ｉ０．膜
中に上記の不純物が食われ、チャネルストッパを所望の
不純物濃度１ｔｌＪＩｉＯすることが困離である。
ャネルストッパを形成するに際して予めフィールド部に
不純物を導入した後に選択酸化を行なっているが、その
不純物導入時及び選択酸化時に別々のマスクを設ける必
要があって両マスク領斌の合せずれが生じ易いことも分
っている。しかも、選択酸化時にフィールド８ｉ０．膜
中に上記の不純物が食われ、チャネルストッパを所望の
不純物濃度１ｔｌＪＩｉＯすることが困離である。
従って、本発明の目的は、−上記の如き認識に基イー（
、フィールドｓｉｏ、膜等の絶縁被膜でアイソレーショ
ンを行なうに際し微細パターン化を制御良くしかも容易
に実現でき、チャネルストッパもｆｆｆ良く形成できる
方法を提供することにある。
、フィールドｓｉｏ、膜等の絶縁被膜でアイソレーショ
ンを行なうに際し微細パターン化を制御良くしかも容易
に実現でき、チャネルストッパもｆｆｆ良く形成できる
方法を提供することにある。
以下、本発明をＭＩ８ｆＪのスタティックＲＡＭｌ０ｃ
適用した実施例を図面について述べる。
適用した実施例を図面について述べる。
第１図及び第２図は本発明の第１の実施例によるメモリ
セルの製造工程を示している。
セルの製造工程を示している。
まず第１Ａ図のように、Ｐ型シリコン基板ｌの一主面上
に公知の熱酸化技術によって厚さ５００Ａの８ｉｏ、膜
２を全面に成長させ、しかる後にボロンのイオンビーム
３を３０ＫｅＶのエネルギーで照射し、ＳｔＯ，膜２を
通して基板］の表［１ｌｉＫイオン打込みを行なう。こ
れによって、ＳｉＯ，Ｊ［２下にボロン打込み層４を１
００ＯＡ以下の深さに形成する。この打込み深さは打込
みエネルギーによって制御できる。
に公知の熱酸化技術によって厚さ５００Ａの８ｉｏ、膜
２を全面に成長させ、しかる後にボロンのイオンビーム
３を３０ＫｅＶのエネルギーで照射し、ＳｔＯ，膜２を
通して基板］の表［１ｌｉＫイオン打込みを行なう。こ
れによって、ＳｉＯ，Ｊ［２下にボロン打込み層４を１
００ＯＡ以下の深さに形成する。この打込み深さは打込
みエネルギーによって制御できる。
次いで第１Ｂ図のよ５に、化学的気相成長法（ＯＶＤ）
、例えば高温低圧下でのＯＶＤ又は比較的低温でのＯＶ
Ｄによって、Ｓｉｎ、膜２上に厚さ３０００〜５０００
Ａの８ｉ０１膜５を気相成長させる。
、例えば高温低圧下でのＯＶＤ又は比較的低温でのＯＶ
Ｄによって、Ｓｉｎ、膜２上に厚さ３０００〜５０００
Ａの８ｉ０１膜５を気相成長させる。
この８ｉ０．膜５は下地の８ｉ０．膜２と一体化して、
フィールド８ｉ０．膜に形成されるべきものである。
フィールド８ｉ０．膜に形成されるべきものである。
次Ｖ＞で第１Ｃ図のように、公知のフォトエツチング法
によってＳｔＯ，膜５及び２をパターニングし、例えば
記憶保持のための駆動用Ｍ１８ＦＥＴを設ける領域に開
口６．７を夫々形成する。
によってＳｔＯ，膜５及び２をパターニングし、例えば
記憶保持のための駆動用Ｍ１８ＦＥＴを設ける領域に開
口６．７を夫々形成する。
次いで第１Ｄ図のように、８ｉ０．膜５及び２をマスク
にして開口６．７下の基板１の表面領域をエツチングす
る。このエツチング深さは、上記のボロン打込み層４を
除去するのに充分な深さく約１００ＯＡ）とし、このた
めにＫＯＨ等をエッチャントするアルカリエツチングや
プラズマエツチング等のドライエツチングを施す。
にして開口６．７下の基板１の表面領域をエツチングす
る。このエツチング深さは、上記のボロン打込み層４を
除去するのに充分な深さく約１００ＯＡ）とし、このた
めにＫＯＨ等をエッチャントするアルカリエツチングや
プラズマエツチング等のドライエツチングを施す。
次いで第１Ｅ図のようｆ、酸化性雰囲気中での熱酸化に
よって基板１の露出面を酸化し、厚さ４００Ａ［ｆのゲ
ート酸化膜８を形成する。このゲート酸化と同時に、８
ｉ０．膜５１ｆ下のボロン打込み層４中のボロンが拡散
して、所定深さのｐ中型チャネルストッパ４を形成する
。このチヤ不ルス） ソバ４は、第１Ｄ図の工程で８ｉ
０．膜５及び２をマスクに打込み層４が四−パターンに
エツチングされているために、８ｉ０．膜５及び２とほ
ぼ同一パターン忙自己整合的（セルファライン方式）に
形成されることＫなる。
よって基板１の露出面を酸化し、厚さ４００Ａ［ｆのゲ
ート酸化膜８を形成する。このゲート酸化と同時に、８
ｉ０．膜５１ｆ下のボロン打込み層４中のボロンが拡散
して、所定深さのｐ中型チャネルストッパ４を形成する
。このチヤ不ルス） ソバ４は、第１Ｄ図の工程で８ｉ
０．膜５及び２をマスクに打込み層４が四−パターンに
エツチングされているために、８ｉ０．膜５及び２とほ
ぼ同一パターン忙自己整合的（セルファライン方式）に
形成されることＫなる。
次いで第１Ｆ図のように、ＣｖＤＫよって全面＆ｌｔ？
リシリコン層９を成長させ、ｆＫこのポリシリコン層に
公知のリン処理を施す。
リシリコン層９を成長させ、ｆＫこのポリシリコン層に
公知のリン処理を施す。
次いで第１Ｇ図のように、公知のフォトエツチングによ
ってポリシリコン層９をパターニングし、ＭＩ ８ＦＥ
Ｔのゲート電極又は配線となるポリシリコン層１０，１
１．１２を夫々残す。
ってポリシリコン層９をパターニングし、ＭＩ ８ＦＥ
Ｔのゲート電極又は配線となるポリシリコン層１０，１
１．１２を夫々残す。
次いで第１Ｈ図のように、各ポリシリコン層１０．１１
．１２の表面を熱酸化して薄いＳｉｎ。
．１２の表面を熱酸化して薄いＳｉｎ。
膜１３を形成した後、全面に砒素のイオンビーム１４を
Ｉ Ｘ １０ ”ｃｒ”のドーズ量で打込む。この結果
、ポリシリコン層１０〜１２及び旧０．膜５をマスクと
して、これらが存在しない領域のゲート酸化膜８を通し
て基板ｌに砒素が打込まれ、アニールを経て各Ｍ１８Ｆ
ＥＴのＮ’型ソース領域１５．２５及びドレイン領域１
６．１７を夫々形成する。なお、両ＭＩＳＦＥＴのソー
ス領域１５゜２５は共通に形成されたものであってよい
。
Ｉ Ｘ １０ ”ｃｒ”のドーズ量で打込む。この結果
、ポリシリコン層１０〜１２及び旧０．膜５をマスクと
して、これらが存在しない領域のゲート酸化膜８を通し
て基板ｌに砒素が打込まれ、アニールを経て各Ｍ１８Ｆ
ＥＴのＮ’型ソース領域１５．２５及びドレイン領域１
６．１７を夫々形成する。なお、両ＭＩＳＦＥＴのソー
ス領域１５゜２５は共通に形成されたものであってよい
。
次いで第１Ｉ図のように、ＯＶＤでリンシリケートガラ
ス膜１８を全面に析出させた後、公知のフォトエツチン
グによってガラス膜１８及び下地の８ｉ０．ＩＩをエン
チングし、各コンタクトホール、例えばコンタクトホー
ル１９を形成する。
ス膜１８を全面に析出させた後、公知のフォトエツチン
グによってガラス膜１８及び下地の８ｉ０．ＩＩをエン
チングし、各コンタクトホール、例えばコンタクトホー
ル１９を形成する。
次いで例えば真空蒸着技術によって全面にアルミニウム
を付着させ、これに公知のフォトエツチングを施して各
アルミニウム配線、例えばソース領域１５の接地用のア
ルミニウム配ｌ１１２０及びデータ線としてのアルミニ
ウム配置１１２１．．２２を形成する。そして図示省略
はしたが、更にファイナルパッシベーション膜等を施し
てＲＡＭｌ０（図面ではそのメモリセルを示した）を完
成させる。
を付着させ、これに公知のフォトエツチングを施して各
アルミニウム配線、例えばソース領域１５の接地用のア
ルミニウム配ｌ１１２０及びデータ線としてのアルミニ
ウム配置１１２１．．２２を形成する。そして図示省略
はしたが、更にファイナルパッシベーション膜等を施し
てＲＡＭｌ０（図面ではそのメモリセルを示した）を完
成させる。
以上説明した製造工程から明らかなよ５＆Ｃ，本実施例
の方法によれば、従来の選択酸化法とは根本的に異なっ
てＯＶＤで成長させた比較的厚い８ｉ０．膜をフォトエ
ツチング（フォトリソグラフィー）でパターニングする
ことによってフィールド８ｉ０．膜を形放しているので
、そのフォトエツチング技術で制御性良くフィールド８
ｉ０．膜を形成でき、既述した如きバードビーク部分の
食い込みの問題は皆無となる。従〜て、フィールドＳｉ
ｎ。
の方法によれば、従来の選択酸化法とは根本的に異なっ
てＯＶＤで成長させた比較的厚い８ｉ０．膜をフォトエ
ツチング（フォトリソグラフィー）でパターニングする
ことによってフィールド８ｉ０．膜を形放しているので
、そのフォトエツチング技術で制御性良くフィールド８
ｉ０．膜を形成でき、既述した如きバードビーク部分の
食い込みの問題は皆無となる。従〜て、フィールドＳｉ
ｎ。
膜はフォトエツチング時のマスク幅に対応して常に所定
の幅で形成できるから、第１Ｊ図の両ＭｌＳＦＥＴ間の
間隔（即ちフィールド８ｉ０．膜５０幅）を２μｍ以下
と微小幅にすることが可能である。この績果、フィール
ドＳｉｎ、膜の微細加工が可能となり、ｔｅ素子領域も
第１Ｄ図の工程で自己整合的圧形成できるから、ＩＯ全
全体しての集積度を大いに向上させることができる。
の幅で形成できるから、第１Ｊ図の両ＭｌＳＦＥＴ間の
間隔（即ちフィールド８ｉ０．膜５０幅）を２μｍ以下
と微小幅にすることが可能である。この績果、フィール
ドＳｉｎ、膜の微細加工が可能となり、ｔｅ素子領域も
第１Ｄ図の工程で自己整合的圧形成できるから、ＩＯ全
全体しての集積度を大いに向上させることができる。
しかも、従来の選択酸化法に比べて、第１Ｄ図及び第１
Ｅ図に示したようにチャネルストッパをフィールド５ｉ
Ｏ１膜とほぼ同一パターンにセルファライン方式で形成
できるから、これも微細パターン化にとって有利であり
、またマスク合せが実質的に不要となって工程も簡単と
なる。またとのｔ＆、フィールド５ｉ０１膜はＯＶＤに
よってＦＩＬ長させているため、チャネルストッパ中の
不純物がフィールドＳｉｎ、膜中に食われることはなく
、所望の不純物濃度のチャネルスト・ソックを精度良く
形成することができる。
Ｅ図に示したようにチャネルストッパをフィールド５ｉ
Ｏ１膜とほぼ同一パターンにセルファライン方式で形成
できるから、これも微細パターン化にとって有利であり
、またマスク合せが実質的に不要となって工程も簡単と
なる。またとのｔ＆、フィールド５ｉ０１膜はＯＶＤに
よってＦＩＬ長させているため、チャネルストッパ中の
不純物がフィールドＳｉｎ、膜中に食われることはなく
、所望の不純物濃度のチャネルスト・ソックを精度良く
形成することができる。
なお、本実施例では、第１Ｄ図で示したようにフィール
ド８ｉ０１膜間の基板表面をエツチングしてボロン打込
み層を除去しているが、そのエツチング深さは１００Ｏ
Ａ程度でありしかも次の第１Ｅ図の工程で基板表面に酸
化膜を形成しているので、基板の表面−ヒとフィールド
Ｓｉｎ、膜上との間の段差は問題なく、電極又は配線の
段切れは生じることがなり０例えば、図示の８ｉ０．膜
５の膜厚を４０００Ａ、８ｉ０．膜２の膜厚を５０ＯＡ
、基板ｌのエツチング深さを１５０ＯＡとすれば、エツ
チング′０ 直後の段差は６０００Ａとなるが、次に成長させる酸化
膜８が基板１表面から２０ＯＡの厚さに成長するため、
全体としての段差は実質的に５８０ＯＡ程度となる。し
かしながら、この段差は第１Ｉ図のリンシリケートガラ
ス膜析出後の熱処理によってずっとなだらかとなり、上
記の段切れの問題は光分に解消できる。
ド８ｉ０１膜間の基板表面をエツチングしてボロン打込
み層を除去しているが、そのエツチング深さは１００Ｏ
Ａ程度でありしかも次の第１Ｅ図の工程で基板表面に酸
化膜を形成しているので、基板の表面−ヒとフィールド
Ｓｉｎ、膜上との間の段差は問題なく、電極又は配線の
段切れは生じることがなり０例えば、図示の８ｉ０．膜
５の膜厚を４０００Ａ、８ｉ０．膜２の膜厚を５０ＯＡ
、基板ｌのエツチング深さを１５０ＯＡとすれば、エツ
チング′０ 直後の段差は６０００Ａとなるが、次に成長させる酸化
膜８が基板１表面から２０ＯＡの厚さに成長するため、
全体としての段差は実質的に５８０ＯＡ程度となる。し
かしながら、この段差は第１Ｉ図のリンシリケートガラ
ス膜析出後の熱処理によってずっとなだらかとなり、上
記の段切れの問題は光分に解消できる。
第２図は本発明の第２の実施例を示すものである。
この実施例では、まず第２Ａ図のように、基板ｌの一４
ｍｗ０ＶＤＫ よ、 て厚さ３０００〜５０００ＡのＳ
ｉｎ、膜３５を成長ζせる。しかる後に、この８ｉ０．
［３５の全体にボロンのイオンビーム３０を照射してそ
の膜中にボロンを打込む。
ｍｗ０ＶＤＫ よ、 て厚さ３０００〜５０００ＡのＳ
ｉｎ、膜３５を成長ζせる。しかる後に、この８ｉ０．
［３５の全体にボロンのイオンビーム３０を照射してそ
の膜中にボロンを打込む。
次いで第２Ｂ図のように、公知のフォトエツチング法で
ｓｉｏ、膜３５をパターニングしてフィールドＳｉｎ、
膜形状に形放し、しかる後ＫＨ，中での熱処理によって
８ｉ０．膜３−５中のボロンを基板１の表面にドープし
てＰ＋型チャネルストッパ３４を形成する。このチャネ
ルストッパ３４は、８ｉ０゜膜３５からのドーピングに
よるためにセルファライン方式で形成される。
ｓｉｏ、膜３５をパターニングしてフィールドＳｉｎ、
膜形状に形放し、しかる後ＫＨ，中での熱処理によって
８ｉ０．膜３−５中のボロンを基板１の表面にドープし
てＰ＋型チャネルストッパ３４を形成する。このチャネ
ルストッパ３４は、８ｉ０゜膜３５からのドーピングに
よるためにセルファライン方式で形成される。
次いで第２Ｃ図のように、露出した基板１の表面を熱酸
化して薄いゲート酸化膜３８を形成する。
化して薄いゲート酸化膜３８を形成する。
そしてこの後の諸工程は上述の第１Ｆ図〜第１Ｊ図と同
様に行なわれるので、その説明は省略する。
様に行なわれるので、その説明は省略する。
この実施例によれば、チャネルストッパ３４がｓｉｏ２
ｇ３ｓからのボロンのドーピングによって形成されるか
ら、上述の第１の実施例のよう忙基板１をエツチングし
なくても所定パターンのチャネルストッパを形成できる
。従って、上述した基板表面−フイールドＳｉｎ、膜上
の段差は一層小さくなり、望ましい断面形状となる。
ｇ３ｓからのボロンのドーピングによって形成されるか
ら、上述の第１の実施例のよう忙基板１をエツチングし
なくても所定パターンのチャネルストッパを形成できる
。従って、上述した基板表面−フイールドＳｉｎ、膜上
の段差は一層小さくなり、望ましい断面形状となる。
第３図は本発明の第３の実施例を示すものである。
この実施例では、上述の＠ＩＤ図の工程までは第１の実
施例と全く同じであるが、その工程後に第３Ａ図のよう
に％０ＶＤＫよって露出した基板ｌの表面上にのみＰ型
エピタキシャル層４０ｉｋｌｌｆｔ長させる。このエピ
タキシャルＪｉ１４０は、全面にシリコンを成長させた
後、８ｉＯ２膜５上のポリシリコン部分のみを選択的に
エツチングで除去し、更に８１０ ！膜５間に残ったシ
リコン層に公知のレーザーアニールを施して充分に単結
晶化させることによって形成されたものである。この結
果、基板ｌ上の上面は平坦化されることになる。
施例と全く同じであるが、その工程後に第３Ａ図のよう
に％０ＶＤＫよって露出した基板ｌの表面上にのみＰ型
エピタキシャル層４０ｉｋｌｌｆｔ長させる。このエピ
タキシャルＪｉ１４０は、全面にシリコンを成長させた
後、８ｉＯ２膜５上のポリシリコン部分のみを選択的に
エツチングで除去し、更に８１０ ！膜５間に残ったシ
リコン層に公知のレーザーアニールを施して充分に単結
晶化させることによって形成されたものである。この結
果、基板ｌ上の上面は平坦化されることになる。
次いで第３Ｂ図のように、エピタキシャル層２４０の表
面を熱酸化して薄いゲート酸化膜４８を形成する。
面を熱酸化して薄いゲート酸化膜４８を形成する。
次いで第３０図のように、ＯＶ Ｉ）で成長させたポリ
シリコンをエツチングでパターニングして、各ポリシリ
コン層１０，１１．１２を夫々残す。
シリコンをエツチングでパターニングして、各ポリシリ
コン層１０，１１．１２を夫々残す。
次いで第３Ｄ図のように、表面を熱酸化してポリシリコ
ン層１０．１１．１２に表面８ｉ０．膜１３を形成した
後、砒素又はリンのイオンビーム４１を照射し、エピタ
キシャル層４０にソース又はドレイン領域となるＮ＋型
領領域１５１６，１７゜２０を夫々形成する。
ン層１０．１１．１２に表面８ｉ０．膜１３を形成した
後、砒素又はリンのイオンビーム４１を照射し、エピタ
キシャル層４０にソース又はドレイン領域となるＮ＋型
領領域１５１６，１７゜２０を夫々形成する。
次いで第３Ｅ図のように、ＯＶＤで全面にリンシリケー
トガラス膜１８を被潰し、このガラス膜及び下地の８ｉ
０．膜をエツチングして各コンタクトホールを形成した
後、アルミニウムを例えば真空蒸着し、 ｌ！［パター
ニングして各アルミニウム配線又は電極を形成する。
トガラス膜１８を被潰し、このガラス膜及び下地の８ｉ
０．膜をエツチングして各コンタクトホールを形成した
後、アルミニウムを例えば真空蒸着し、 ｌ！［パター
ニングして各アルミニウム配線又は電極を形成する。
この実施例では特に１第３Ａ図の工程でエピタキシャル
層によって表面を平坦化し、このエピタキシャル層自体
にＭＩＳＦＥＴを設けているために、アルミニウム配線
を形成する際の段差が著しく小さくなり、その段切れを
更に確実に防止することができる。
層によって表面を平坦化し、このエピタキシャル層自体
にＭＩＳＦＥＴを設けているために、アルミニウム配線
を形成する際の段差が著しく小さくなり、その段切れを
更に確実に防止することができる。
以上、本発明を例示したが、上述の各実施例は本発明の
技術的思想に基いて更に変形が可能である。例えば、−
Ｆ述のフィールド８ｉ０．膜の代りに他の絶縁被膜、例
えば窒化シリコン膜を形成することもできる。また、第
１０図の工程で、８４０１喚に続いて基板を順次エツチ
ングしてもよい。この場合はドライエツチングを適用す
ればよく、第１Ｄ図の工程は省略できる。また、上述の
各半導体領域の導電型を逆導電型に変換して、Ｐチャネ
ルＭＩ８ＦＥＴを作成することもできる。なお、本発明
は、上述の例ではスタティックＲＡＭのメモリセルにつ
いて例示されたが、ダイナミックＲＡＭやその他のＭＩ
Ｓ型の半導体ＩＣ等の種々のデバイスに広く適用可能で
ある。
技術的思想に基いて更に変形が可能である。例えば、−
Ｆ述のフィールド８ｉ０．膜の代りに他の絶縁被膜、例
えば窒化シリコン膜を形成することもできる。また、第
１０図の工程で、８４０１喚に続いて基板を順次エツチ
ングしてもよい。この場合はドライエツチングを適用す
ればよく、第１Ｄ図の工程は省略できる。また、上述の
各半導体領域の導電型を逆導電型に変換して、Ｐチャネ
ルＭＩ８ＦＥＴを作成することもできる。なお、本発明
は、上述の例ではスタティックＲＡＭのメモリセルにつ
いて例示されたが、ダイナミックＲＡＭやその他のＭＩ
Ｓ型の半導体ＩＣ等の種々のデバイスに広く適用可能で
ある。
本発明は、上述した如く、全［ＩＫ設けた絶縁被膜を加
工して素子分離用の絶縁層に形成しているので、エツチ
ング法によって常に所定寸法の絶縁層を微細パターンに
形成でき、従来の選択酸化法で回避し得なかったバード
ビーク部分の食込みによるパターンのずれをほぼ完全に
解消でき、高集積化されたデバイスが作成０Ｔ能となる
。また、絶縁層下の高濃度領域を自己整合的に形成して
いるから、この点でも従来の選択酸化法を経た場合に比
べて工程が簡単となる。
工して素子分離用の絶縁層に形成しているので、エツチ
ング法によって常に所定寸法の絶縁層を微細パターンに
形成でき、従来の選択酸化法で回避し得なかったバード
ビーク部分の食込みによるパターンのずれをほぼ完全に
解消でき、高集積化されたデバイスが作成０Ｔ能となる
。また、絶縁層下の高濃度領域を自己整合的に形成して
いるから、この点でも従来の選択酸化法を経た場合に比
べて工程が簡単となる。
図面は本発明の実施例を示すものであって、第１Ａ図〜
第１Ｊ図は第１の実施例によるＭＩＳ型メセメモリ造方
法を工程順に示す各断面図、第２Ａ図〜第２Ｃ図は第２
の実施例によるＭＩＳ型メセメモリ造方法の主要工程を
順次示す各断面図、第３Ａ図〜第３Ｅ図は第３の実施例
によるＭｌＳ型メモリの製造方法の主要工程を順次示す
各断面図である。 なお、図面に用いられている符号において、２゜５及び
３５は８ｉ０．膜、４及び３４はチャネルストＩパ、１
０及び１１はポリシリコンゲート電極、１２はポリシリ
コン配線、１５及び２５はソース頭載、１６及び１７は
ドレイン領斌、２ｏは接地用アルミニウム配線、２１及
び２２はデータ線、４０はエピタキシャル層である。 第１Ａ図 、９ 第１Ｄ図 第２Ｃ図 第３Ａ図 第３６図 第３Ｃ図 第３Ｄ図 第３Ｅ図
第１Ｊ図は第１の実施例によるＭＩＳ型メセメモリ造方
法を工程順に示す各断面図、第２Ａ図〜第２Ｃ図は第２
の実施例によるＭＩＳ型メセメモリ造方法の主要工程を
順次示す各断面図、第３Ａ図〜第３Ｅ図は第３の実施例
によるＭｌＳ型メモリの製造方法の主要工程を順次示す
各断面図である。 なお、図面に用いられている符号において、２゜５及び
３５は８ｉ０．膜、４及び３４はチャネルストＩパ、１
０及び１１はポリシリコンゲート電極、１２はポリシリ
コン配線、１５及び２５はソース頭載、１６及び１７は
ドレイン領斌、２ｏは接地用アルミニウム配線、２１及
び２２はデータ線、４０はエピタキシャル層である。 第１Ａ図 、９ 第１Ｄ図 第２Ｃ図 第３Ａ図 第３６図 第３Ｃ図 第３Ｄ図 第３Ｅ図
Claims (1)
- １、半導体基体上に所定パターンに絶縁層を形成し、仁
の絶縁層によ〜て各半導体素子領域を互いに分離するよ
う圧した半導体装置の製造方法において、前記絶縁層に
加工されるべき絶縁被膜を前記半導体基体上の全面に設
ける工程と、前記絶縁被膜を加工して前記絶縁層を形成
する工程と、前記半導体基体と同一導電型であってそれ
より高不純物濃度の半導体領域を前記の加工された絶縁
被膜下にのみ自己整合的に形成する工程とを夫々有する
ことを＊＊とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115066A JPS5817634A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56115066A JPS5817634A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817634A true JPS5817634A (ja) | 1983-02-01 |
Family
ID=14653325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56115066A Pending JPS5817634A (ja) | 1981-07-24 | 1981-07-24 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817634A (ja) |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061189A (ja) * | 1973-09-28 | 1975-05-26 | ||
| JPS51126083A (en) * | 1975-04-25 | 1976-11-02 | Hitachi Ltd | Manufacturing method of semi-conductor equpment |
-
1981
- 1981-07-24 JP JP56115066A patent/JPS5817634A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5061189A (ja) * | 1973-09-28 | 1975-05-26 | ||
| JPS51126083A (en) * | 1975-04-25 | 1976-11-02 | Hitachi Ltd | Manufacturing method of semi-conductor equpment |
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