JPS5817636A - 半導体装置の製造方法 - Google Patents

半導体装置の製造方法

Info

Publication number
JPS5817636A
JPS5817636A JP56115900A JP11590081A JPS5817636A JP S5817636 A JPS5817636 A JP S5817636A JP 56115900 A JP56115900 A JP 56115900A JP 11590081 A JP11590081 A JP 11590081A JP S5817636 A JPS5817636 A JP S5817636A
Authority
JP
Japan
Prior art keywords
wafer
solder
solder layer
grooves
lattice
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP56115900A
Other languages
English (en)
Inventor
Iwao Matsushima
松島 「巌」
Shuzo Ito
伊藤 修三
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Home Electronics Ltd
NEC Corp
Original Assignee
NEC Home Electronics Ltd
Nippon Electric Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by NEC Home Electronics Ltd, Nippon Electric Co Ltd filed Critical NEC Home Electronics Ltd
Priority to JP56115900A priority Critical patent/JPS5817636A/ja
Publication of JPS5817636A publication Critical patent/JPS5817636A/ja
Pending legal-status Critical Current

Links

Classifications

    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10PGENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P54/00Cutting or separating of wafers, substrates or parts of devices
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/01Manufacture or treatment
    • H10W72/013Manufacture or treatment of die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/30Die-attach connectors
    • HELECTRICITY
    • H10SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10WGENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00Interconnections or connectors in packages
    • H10W72/071Connecting or disconnecting
    • H10W72/073Connecting or disconnecting of die-attach connectors

Landscapes

  • Dicing (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発明は、裏I!II電極に半田層を有する半導体装
置の製造方法に関するものである。
墓−電極に半田層を有するタイプの半導体装置を得よう
とする場合、予め半導体ウェーハ(以下単にウェーハと
称する)の−面電極の全面に半田層を形成しておくと、
これを多数の1−々の素子に分離するのは容易でない・
何処なら、これ等の素子をウェーハよ砂分履するため、
薄い砥石等を用いてウェーへの表面側に各素子を区割す
る格子状の溝を形成するが、このとき予め、ウェーハの
長面電極上全面に半田層を形成しておくと、半田層は軟
らかく粘いのと、表面電惚に比べ相幽に厚いため、砥石
等が目詰りし、半田層−より格子状の溝を形成するの#
′i容易でない。
従って、この楓の半導体装置を製造する一合、1−々の
素子に分離してから半田j−を形成せねばならず、非富
に工数がかかりコストが高くつく。
この発明Iri千尋体装置全孤造する悪程に於いて生ず
る上述した間聴点を解決するため、予めウェーハの裏面
電極側より素子を区割する格子状の纏をa面電極より深
く開設してウェーハのシリコン面を露出させ、この格子
状の溝KMまる浴−半田の滴れ性を悪ろくしておき、ウ
ェーハのIkIiの全域に溶融半田層を形成した時、上
記溶#1dl#−田をウェーハの区割された各裏面電極
上に@収させると共に、格子状の溝を露出させ、この後
この格子状の溝11r:浴ってウェーハを切断して菓子
を分離するようKした半導体装置の製造方法であって、
以下この尭明の*1例を図に従って説明すると次の通シ
である・ 第7図はシリコン板で形成したウェーハ111の断自を
示し、図中121 #:iクエーハ(1)の表面側に縮
短の整列パターンに従って多数形成した素子で、不純物
を拡散させた領域からなっている。(3)は上記ウェー
ハロ)の表面の全域に形成した裏面電極で、以上までの
成形過1!會従来通りの手職に値って行なう・ そして、この半導体装置の製造方法において、以降の成
形i!4根を次の通りに構成する。
先ず、第2図に示すように、ウェーハillの裏面1を
極(31匈に前記素子(2)を区割する格子状の溝(4
,を薄い砥石を用いて、或いrt′4.真蝕刻によりて
裏面電極1!+よ)深く開設し、シリコン面を裏面電極
13)よシ箇出させる。上記格子状の@1cFi谷素子
1!lを区割するため、裏面電極(8)上の位置に正確
に開設せねばならず、このため、例えば予めウェーハ(
1)の榎数個所に表th側からレザーマーキングによっ
て4投した貞通孔:IS+y利用し、表面側の素子1!
)の整列パターンに対応させながらS設する。
以上の様K 41% thi[(血cllの全域に半田
層を形成する前に格子状の酵14:を開設しておくと、
後述するように砥石に目詰シが起ることがない。
そして、次の成形過程で上記ウェーハ111の良圓に半
田層を形成するが、これには早出ペーストを道布する方
法と、#融牛田を直接供給する、あるいは半田層を真空
蒸着法により堆積させる方法があるのでその両者につい
て説明する。
第3図は半田ペーストを塗布して溶融半田層161を形
成する方法を示す。半田ペーストは粉末状の半田と溶剤
を混ぜ合せたもので、ペースト状を呈し、仁の場合この
半田ペーストをシルクスクリーン法静によってウェーハ
111のM面の全域に均一の厚さに塗布する。そして、
このままウェーハ11+ 1−所定の一度に加熱し半田
ペーストを浴融する・溶−の初期段階では、格子状の−
141に埋った半田ペーストはそのtま餅融半田(7)
として残り、上記@14:で区割された1面電極181
上の111融半田層18)と合せてウェーハロ)の真向
の全域KjLつた#融半田層(6)を形成する・第V図
及び第5図は溶融半田を加熱状態のウェーハロ)の裏面
上K[接供給して舒融半由層(6a)を形成す為方法を
示す、この方法は、Mgガス轡の中性若しくは水素ガス
等の還元性ガスを半田の融点以上に加熱することにより
、あるいは真空吸着台mそのものにヒータを内蔵するこ
と勢によって、半田の融点以上に加熱された真空吸着台
iL上にxmisを上向きにウェーハ111をチャツタ
し、真空吸着台(9:を回転してこのウェーハillに
所足の回転速度を4えると共に、中心位置の上方より陪
畝半田90・を部下させ、遠心方によってウェーハil
l上に浴融半田ααを広がらせて所定の厚さの#融半田
層(6a)を形成するものである。場合によっては、ウ
ェーハ(1)を浴融半田中に浸漬したり、真空蒸着法で
形成してもよい。真空蒸着法にょシ半田層1m積させる
方法は、例えは/f”〜/グ4テorrの真空状態にし
たチャンバーの中にウェハをプラ、ネタリウムに並ヘテ
保持し、所望の半田インゴットtpン/ステンコイルよ
り成るルツボを抵抗加熱して蒸竜破着させる方法が利用
できる。また水冷されたルツボ中Vctar協の半田イ
ンゴットをセットし、電子線を集中させて加熱する電子
銃弐蒸発被着法によりてもよい。
また、仁の真空蒸着法忙よる場合GCtf被着半田の表
面状態を制御する為に蒸着チャンバーの中にアルゴン都
の不活性ガスを混入させることによって蒸着層の状態を
脆くするζkが出来、債での半田の溶融分離性を向上さ
せた松、また浴−させなくても後工程の引伸し工程にて
容易に分皐出来る特徴もある。
以上の方法によって溶融半田層f@l、r6a)を形成
するが、4面電極1111 K接する溶融半田(lIl
r8a)Fi−れ性が非常に&く、裏面電極(3)K強
固に密着する。一方格子状の溝+4:r4m)に埋った
溶融半田(?) r’Fa)はウェーハ11)のシリコ
ン面と接するため非常に濡れ性が騰(、従ってシリコン
面とは全く密着するこ七がないので、表面張力によって
裏面電極(31に接する111−半田+81 (8m)
に凝収する。そしてこの結果、格子状の溝1cr4亀)
が露出すると共に、も4図に示すように上記溝(4:に
よって区割された個々の裏面電極181上mal固して
半田層(Il’lを形成する。
尚、上述した半田ペーストを塗布する方法では、半田ペ
ースト塗布後、ウェーハ111′に加熱するため、工程
数が多く、時間もかが石が、溶融半田を直接供給する方
法では、単一工程であるため比較的短時間に行なわれる
この後、必要に応じてウェーハ(11を癩機vcS)液
にて洗浄し、溶剤等を洗い蕩す・ そして後は露出した格子状の碑+4: r41にθつて
9エーハ111をブレーキングしく折シ)@2図に示す
単体の索子1121に分離する。
以上説明した球にこの発明は、ウェーハの製面′1極側
より素子を区割する格子状の溝を鏝面電極より深く開設
してウェーハの材料面t−嬉出させ、この格子状の溝に
対する溶融半田の濡れ性を急くしておき、ウェーハの裏
面の全域に鋳−半田層を供給した時、上記溶融半田をウ
ェーハの区割され良各1に面電憔上に轍路させると共に
、格子状の溝を旙出させ、この後この格子状の?ltK
&ってウェーハを切断して素子を分間するようkした半
導体装置の製造方法に係シ、ウェーハの表面の全域に形
成した溶融半田層を各講子に対応した表面電極の半田層
に区割する工程と、溶融半田ノーより格子状害を露出σ
せる工程を同一に行なえ、この結果、裏面電極に半田I
af−形成した半導体装置を安価に提供すること   
 ゛ができる。
更にウェーハの裏面に形成される半田層の厚務を均一に
することができる。
【図面の簡単な説明】
襖/図乃至第2図はこの発明の半導体aJ飯の製造方法
t−説明するための図を示し、第7図はウェーハの断面
図を示し、第2図はウェーハに格子状の信を開設した状
瞭をボす、第3図は半田ペーストを塗布して形成した溶
融半田層を示し、@6図及び1g2図は旙融した半田を
層状に供給して溶融半田層を形成する方法を示す。そし
て@ダ図は上記夫々の溶融半田層を凝収させて形成した
一mt極上の半田層を示し、第5図は分−した単一の素
子を示す・ +11−11#−導体ウェーハ、!り・・索子、(3)
・・jI血電極、14;r4a)* e格子状の溝、(
61r6m)會e溶融半田層、(t)()a)・・格子
状の41cJ11りた浴−半田。 第1図

Claims (1)

    【特許請求の範囲】
  1. (1) 多数の素子を形成した半導体ウエーノ1のjK
    #kU電極匈に前記素子を区割する格子状の溝を1裏面
    電極よシ深く開設して半導体ウエーノ)の材料面を露出
    させ、次いでこの半導体ウエーノ1の裏面の全域に適意
    ・の半田な被着させ、この半導体ウェーハを加熱して浴
    融半田層を形成し1或いは半導体ウェーへの&面の全域
    に溶融した半田を供給し、溶融半田が前記材料向に対し
    て濡れ性が患い性′j[を利用し、上記両溶融半田層の
    凝固時、前記格子状のlZKmつた溶融半田を半導体ウ
    ェーハの個々の表面電極上に凝収させると共に%該格子
    状の溝を露出させ、この後格子状の溝に沿って半導体ク
    エーノ・を切断して素子を分離するようKしたことを特
    徴とする半導体装置の製造方法・
JP56115900A 1981-07-23 1981-07-23 半導体装置の製造方法 Pending JPS5817636A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP56115900A JPS5817636A (ja) 1981-07-23 1981-07-23 半導体装置の製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP56115900A JPS5817636A (ja) 1981-07-23 1981-07-23 半導体装置の製造方法

Publications (1)

Publication Number Publication Date
JPS5817636A true JPS5817636A (ja) 1983-02-01

Family

ID=14673978

Family Applications (1)

Application Number Title Priority Date Filing Date
JP56115900A Pending JPS5817636A (ja) 1981-07-23 1981-07-23 半導体装置の製造方法

Country Status (1)

Country Link
JP (1) JPS5817636A (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0249442A (ja) * 1988-08-11 1990-02-19 Toshiba Corp 光半導体素子のダイボンディング方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4897484A (ja) * 1972-03-02 1973-12-12
JPS5193867A (en) * 1975-02-17 1976-08-17 Handotaisochino seiho
JPS5283070A (en) * 1975-12-29 1977-07-11 Seiko Instr & Electronics Ltd Production of semiconductor device
JPS5513430A (en) * 1978-07-11 1980-01-30 Nec Corp Test device for logic circuit
JPS5593293A (en) * 1979-01-10 1980-07-15 Hitachi Ltd Method of soldering

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS4897484A (ja) * 1972-03-02 1973-12-12
JPS5193867A (en) * 1975-02-17 1976-08-17 Handotaisochino seiho
JPS5283070A (en) * 1975-12-29 1977-07-11 Seiko Instr & Electronics Ltd Production of semiconductor device
JPS5513430A (en) * 1978-07-11 1980-01-30 Nec Corp Test device for logic circuit
JPS5593293A (en) * 1979-01-10 1980-07-15 Hitachi Ltd Method of soldering

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0249442A (ja) * 1988-08-11 1990-02-19 Toshiba Corp 光半導体素子のダイボンディング方法

Similar Documents

Publication Publication Date Title
US3897627A (en) Method for manufacturing semiconductor devices
US3785892A (en) Method of forming metallization backing for silicon wafer
US3633269A (en) Method of making contact to semiconductor devices
CA1061013A (en) Solder contacted semiconductor chips
JPS5817636A (ja) 半導体装置の製造方法
JPS56100451A (en) Manufacture of electrode of semiconductor device
JP3410259B2 (ja) 半導体装置の製造方法
JPS5816538A (ja) 半導体装置
JPH0218584B2 (ja)
JPH04124822A (ja) 半導体装置の製造方法
JPS60170933A (ja) 半導体装置の製造方法
JPS59107769A (ja) 半田流れ防止域の形成方法
JPS58175865A (ja) 半導体装置
JPS5861644A (ja) 半導体装置の製造方法
JPS63117428A (ja) 半導体装置の製造方法
JPH0298935A (ja) 半導体装置の製造方法
JPS60160125A (ja) 半導体装置の製造方法
JPS5854652A (ja) 半導体装置の製造方法
JPH03234034A (ja) 半導体装置の製造方法
JPS58207669A (ja) 半導体装置の製造方法
JPS6159532B2 (ja)
JPH0621431A (ja) メサ型半導体素子及びその製造方法
JPS62134922A (ja) 半導体装置の製造方法
JPH01305517A (ja) 半導体素子製造方法
JPS57143862A (en) Manufacture of semiconductor integrated circuit