JPS5817675A - Mos型半導体装置 - Google Patents
Mos型半導体装置Info
- Publication number
- JPS5817675A JPS5817675A JP56116010A JP11601081A JPS5817675A JP S5817675 A JPS5817675 A JP S5817675A JP 56116010 A JP56116010 A JP 56116010A JP 11601081 A JP11601081 A JP 11601081A JP S5817675 A JPS5817675 A JP S5817675A
- Authority
- JP
- Japan
- Prior art keywords
- semiconductor
- film
- gate
- polycrystal
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/674—Thin-film transistors [TFT] characterised by the active materials
- H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
- H10D30/6743—Silicon
- H10D30/6744—Monocrystalline silicon
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
- H10D30/67—Thin-film transistors [TFT]
- H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
- H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
- H10D30/6733—Multi-gate TFTs
- H10D30/6734—Multi-gate TFTs having gate electrodes arranged on both top and bottom sides of the channel, e.g. dual-gate TFTs
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は薄膜半導体装置に係り、特にMOS型半導体装
置に関する。
置に関する。
集積度を上げる目的で半導体装置を多層に構成する場合
1例えばKINHの半導体装置の上KIIE2層目の半
導体装置を誘電体膜等を介して重ねた一体構造を得よう
とする場合に、I11層目の半導体装置と82層目の半
導体装置とは電極の配線結合のみがなされ、それぞれの
本体である半導体部分は誘電体膜を介して互いに独立し
た形態を有することが提案される。
1例えばKINHの半導体装置の上KIIE2層目の半
導体装置を誘電体膜等を介して重ねた一体構造を得よう
とする場合に、I11層目の半導体装置と82層目の半
導体装置とは電極の配線結合のみがなされ、それぞれの
本体である半導体部分は誘電体膜を介して互いに独立し
た形態を有することが提案される。
とのようK111層目の半導体atと1lEZ層目の半
導体装置とを独立して形匠することけ誘電体膜の構ガを
’l輔KL、これを製造する場合KJ:り多くの膜形「
プロセスを必要とするばかりでな(。
導体装置とを独立して形匠することけ誘電体膜の構ガを
’l輔KL、これを製造する場合KJ:り多くの膜形「
プロセスを必要とするばかりでな(。
集積度を充分に上けられないという欠点がある。
本発明は上K111点を解決したもので、その目的とす
るところは半導体装置の超過集積化にある。
るところは半導体装置の超過集積化にある。
王妃目的を達底する霞め本発明は半導体膜を介して互に
相対するゲート絶縁膜と該ゲート絶縁膜表面にグー4電
極が構成された半導体!itK関する。
相対するゲート絶縁膜と該ゲート絶縁膜表面にグー4電
極が構成された半導体!itK関する。
11E1図は本発明によるMO8ffi半導体装置の基
本構成であって、半導体膜を介して相対するゲート絶縁
膜と該ゲート絶縁膜表面にゲート電極を形底した場合の
例を示す。同図6c * tnて1は石英素の絶縁物か
らなる基[,21Ii基板l上に形放された多結晶8(
からなる第1の電極、3は多結晶81電極2を熱酸化し
て得られるS(O,からなる厘1のゲート酸化II1.
4は単結晶8イからなる半導体膜、!sは8イ半導体属
4を熱酸化して得られる8(03からなるIF5のゲー
ト酸化膜、6け多結晶s4等からなる第2のゲート電極
であり、7と8F1半導体膜4に不純物を拡散した層で
あり、それぞれソース、Vレイン領域である。
本構成であって、半導体膜を介して相対するゲート絶縁
膜と該ゲート絶縁膜表面にゲート電極を形底した場合の
例を示す。同図6c * tnて1は石英素の絶縁物か
らなる基[,21Ii基板l上に形放された多結晶8(
からなる第1の電極、3は多結晶81電極2を熱酸化し
て得られるS(O,からなる厘1のゲート酸化II1.
4は単結晶8イからなる半導体膜、!sは8イ半導体属
4を熱酸化して得られる8(03からなるIF5のゲー
ト酸化膜、6け多結晶s4等からなる第2のゲート電極
であり、7と8F1半導体膜4に不純物を拡散した層で
あり、それぞれソース、Vレイン領域である。
上記半導体4はCVD法によって形匠した8(多結晶膜
をレーザー・丁エール等にニジ単結晶化1れellであ
る。一方、ソース領域7およびドレイン領域8#′i多
結晶BiKよるI[2のゲート電極6をマスクとして半
導体114内にMlli不純物(ム#tた#ip)をイ
ンプラ法またけデポ拡散法に工つて導入し、形成された
亀のである。
をレーザー・丁エール等にニジ単結晶化1れellであ
る。一方、ソース領域7およびドレイン領域8#′i多
結晶BiKよるI[2のゲート電極6をマスクとして半
導体114内にMlli不純物(ム#tた#ip)をイ
ンプラ法またけデポ拡散法に工つて導入し、形成された
亀のである。
以上1本1kmliKよれば下記の1うな効果がある。
すなわち、高密置化のために薄膜MO8)5yジスタを
複数重ねて製作する場合、複数層の半導体膜が必要とな
る。
複数重ねて製作する場合、複数層の半導体膜が必要とな
る。
ところが2本発明によれば上記実施例の如く高密1化の
霞めK1層の半導体膜で、半分のゲート長の寸法で充分
であった)、2つの半導体装束が相対して形成できたり
して、2倍以上の集積匿向上に容易に違反できることと
なる。
霞めK1層の半導体膜で、半分のゲート長の寸法で充分
であった)、2つの半導体装束が相対して形成できたり
して、2倍以上の集積匿向上に容易に違反できることと
なる。
以上の如く本発明の構造によれば、高密度な薄膜半導体
装置が達成される。
装置が達成される。
第1図は本発明の基本構造を示すMOS型半導体装置の
断面図である。 1・・絶縁基板 2・・第1ゲート電極 3・・IEI
ゲーき絶縁114・・半導体膜 5・・纂2ゲート絶縁
1!6・・lE2ゲート電極。 以 上 出願人 株式会社諏訪精工舎 代理人 最 上 務
断面図である。 1・・絶縁基板 2・・第1ゲート電極 3・・IEI
ゲーき絶縁114・・半導体膜 5・・纂2ゲート絶縁
1!6・・lE2ゲート電極。 以 上 出願人 株式会社諏訪精工舎 代理人 最 上 務
Claims (1)
- 半導体膜を介して互に相対するゲート絶縁膜と鍍ゲート
絶縁膜表面にゲート電極が構成されていることを特徴と
するMOS型半導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116010A JPS5817675A (ja) | 1981-07-24 | 1981-07-24 | Mos型半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56116010A JPS5817675A (ja) | 1981-07-24 | 1981-07-24 | Mos型半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5817675A true JPS5817675A (ja) | 1983-02-01 |
Family
ID=14676587
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56116010A Pending JPS5817675A (ja) | 1981-07-24 | 1981-07-24 | Mos型半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5817675A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459866A (en) * | 1987-08-31 | 1989-03-07 | Sony Corp | Manufacture of mos transistor |
-
1981
- 1981-07-24 JP JP56116010A patent/JPS5817675A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6459866A (en) * | 1987-08-31 | 1989-03-07 | Sony Corp | Manufacture of mos transistor |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS638622B2 (ja) | ||
| JPS6156446A (ja) | 半導体装置およびその製造方法 | |
| JPH01123417A (ja) | 半導体装置の製造方法 | |
| JPS5817675A (ja) | Mos型半導体装置 | |
| GB1577017A (en) | Method for manufacturing a semiconductor intergrated circuit device | |
| JPS59224165A (ja) | 半導体装置 | |
| JPS6214107B2 (ja) | ||
| US4262299A (en) | Semiconductor-on-insulator device and method for its manufacture | |
| JP3049255B2 (ja) | Cmis半導体装置の製造方法 | |
| JPS63174348A (ja) | 積層構造半導体装置 | |
| JPH06163850A (ja) | 半導体装置の製造方法 | |
| JPS62128174A (ja) | 電荷転送装置 | |
| JPS63229744A (ja) | 半導体装置 | |
| JPS61216447A (ja) | 半導体装置の製造方法 | |
| JPH036022A (ja) | 多層絶縁膜の形成方法 | |
| JPS6455853A (en) | Semiconductor device and manufacture thereof | |
| JPH01309373A (ja) | 半導体装置の製造方法 | |
| JPS62219916A (ja) | 半導体装置の製造方法 | |
| JPS63304662A (ja) | 半導体装置の製造方法 | |
| JPH04170064A (ja) | 高抵抗素子およびその製造方法 | |
| JPS6025272A (ja) | 絶縁ゲ−ト電界効果型トランジスタ | |
| JPH01150336A (ja) | 半導体装置 | |
| JPS6322071B2 (ja) | ||
| JPH0443663A (ja) | 半導体装置およびその製造方法 | |
| JPS62290166A (ja) | 半導体素子の製造方法 |