JPS6322071B2 - - Google Patents
Info
- Publication number
- JPS6322071B2 JPS6322071B2 JP54115293A JP11529379A JPS6322071B2 JP S6322071 B2 JPS6322071 B2 JP S6322071B2 JP 54115293 A JP54115293 A JP 54115293A JP 11529379 A JP11529379 A JP 11529379A JP S6322071 B2 JPS6322071 B2 JP S6322071B2
- Authority
- JP
- Japan
- Prior art keywords
- insulating film
- film
- gate
- semiconductor substrate
- depositing
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
Description
【発明の詳細な説明】
本発明は半導体メモリの製造方法に関し詳しく
は、容量とトランジスタから構成された、一般に
ダイナミツクメモリと称される半導体メモリの製
造方法に関する。
は、容量とトランジスタから構成された、一般に
ダイナミツクメモリと称される半導体メモリの製
造方法に関する。
例えば溝型容量を用いた半導体メモリに関する
技術は、特開昭51−130178号公報に開示されてい
る。
技術は、特開昭51−130178号公報に開示されてい
る。
しかし、特開昭51−130178号公報記載の技術
は、内部に溝を設けるものであり、基板上に、積
層する技術とは異なる。
は、内部に溝を設けるものであり、基板上に、積
層する技術とは異なる。
とくに本発明は、ソースとドレイン領域が半導
体基板の一主表面上に形成され、ゲート電極は、
これらソースおよびドレイン領域の間に介在し、
かつ、上記ソースおよびドレイン領域の、一方を
ビツト線、他方を容量電極とする１トランジスタ
型半導体メモリを、自己整合によつて、精度よく
形成することを特徴とする。
体基板の一主表面上に形成され、ゲート電極は、
これらソースおよびドレイン領域の間に介在し、
かつ、上記ソースおよびドレイン領域の、一方を
ビツト線、他方を容量電極とする１トランジスタ
型半導体メモリを、自己整合によつて、精度よく
形成することを特徴とする。
実施例を用いて、本発明を詳細に説明する。
まず、第１図に示すように、ｐ型のシリコン基
板１の主表面上に厚さ1μｍ程度のフイールド絶
縁膜２を選択的に被着し、フイールド絶縁膜が被
着されていない部分にｎ型のシリコン領域３を被
着する。ｎ型シリコン領域を形成するには、多く
の方法を用い得るが、たとえば、SiH2Cl2を850
℃で熱分解すると露出されたシリコンの表面だけ
に選択的にシリコン単結晶が成長する。また全面
にシリコン膜を被着した後、全面にレジストを塗
布し、全面を均一にエツチングすると凹部のみに
レジストが残存し、この残存したレジストをマス
クとして上記シリコン膜をエツチングすれば、上
記選択エピタキシヤル成長法と同様にフイールド
絶縁膜２の被着されていない凹部にシリコン膜を
被着できる。
板１の主表面上に厚さ1μｍ程度のフイールド絶
縁膜２を選択的に被着し、フイールド絶縁膜が被
着されていない部分にｎ型のシリコン領域３を被
着する。ｎ型シリコン領域を形成するには、多く
の方法を用い得るが、たとえば、SiH2Cl2を850
℃で熱分解すると露出されたシリコンの表面だけ
に選択的にシリコン単結晶が成長する。また全面
にシリコン膜を被着した後、全面にレジストを塗
布し、全面を均一にエツチングすると凹部のみに
レジストが残存し、この残存したレジストをマス
クとして上記シリコン膜をエツチングすれば、上
記選択エピタキシヤル成長法と同様にフイールド
絶縁膜２の被着されていない凹部にシリコン膜を
被着できる。
つぎに、第２図に示すように、厚さ５〜100n
ｍのSiO2やSiの窒化膜（以後SiNと略す）で代表
される絶縁膜４を選択的に被着した後さらに多結
晶Si５をゲートを形成すべき部分以外の領域上に
被着する。その後、多結晶シリコン膜の表面を酸
化すると、多結晶Si５は自身の酸化膜６で覆われ
る。
ｍのSiO2やSiの窒化膜（以後SiNと略す）で代表
される絶縁膜４を選択的に被着した後さらに多結
晶Si５をゲートを形成すべき部分以外の領域上に
被着する。その後、多結晶シリコン膜の表面を酸
化すると、多結晶Si５は自身の酸化膜６で覆われ
る。
上記酸化膜６をマスクとして絶縁膜４の露出部
分をエツチングして除き、さらにその下にあるｎ
型のシリコン領域３を貫通し第３図に示すゲート
孔７を形成する。SiO2とSiNの一方あるいはその
重ね膜で代表されるゲート絶縁膜８を少なくとも
シリコン基板１の露呈された表面と露呈されたシ
リコン領域３−１，３−２の側面を覆うように被
着する。これらの工程における熱処理によつて通
常はｎ型領域３−１と３−２の下にｎ型層が伸び
第３図に示すように基板１の中に侵入するが、本
発明には、何ら支障はない。
分をエツチングして除き、さらにその下にあるｎ
型のシリコン領域３を貫通し第３図に示すゲート
孔７を形成する。SiO2とSiNの一方あるいはその
重ね膜で代表されるゲート絶縁膜８を少なくとも
シリコン基板１の露呈された表面と露呈されたシ
リコン領域３−１，３−２の側面を覆うように被
着する。これらの工程における熱処理によつて通
常はｎ型領域３−１と３−２の下にｎ型層が伸び
第３図に示すように基板１の中に侵入するが、本
発明には、何ら支障はない。
つぎに、たとえばアルミニウム膜あるいはモリ
ブデンと多結晶シリコンの二層膜などからなるゲ
ート絶縁膜８を、第４図に示すように、ゲート孔
７を覆うように選択的に被着して、ゲート電極９
を形成する。さらに、層間絶縁膜１０を被着した
後、ｎ型領域３−１に接続された多結晶シリコン
膜５−１に達する接続孔１２をあけ、電極１１を
選択的に被着すれば、ビツト線が形成される。
ブデンと多結晶シリコンの二層膜などからなるゲ
ート絶縁膜８を、第４図に示すように、ゲート孔
７を覆うように選択的に被着して、ゲート電極９
を形成する。さらに、層間絶縁膜１０を被着した
後、ｎ型領域３−１に接続された多結晶シリコン
膜５−１に達する接続孔１２をあけ、電極１１を
選択的に被着すれば、ビツト線が形成される。
これにより、第５図に示した、トランジスタ１
３と容量１４によつて形成される、１トランジス
タ型ダイナミツクメモリが構成でき、トランジス
タのキヤパシタに接続されていないソース・ドレ
インの一方をビツト線１５、ゲートをワード線と
することができる。
３と容量１４によつて形成される、１トランジス
タ型ダイナミツクメモリが構成でき、トランジス
タのキヤパシタに接続されていないソース・ドレ
インの一方をビツト線１５、ゲートをワード線と
することができる。
第６図にこれの平面図を示した。ビツト線１５
としては、電極１１を用い、このビツト線はｎ型
領域３−１に接続孔１２を通して接続されてい
る。またキヤパシタ１４の電極としてのｎ型領域
３−２と、多結晶Si５−２の間の絶縁膜４でキヤ
パシタが形成される。また、電極９はワード線１
６として用いられる。
としては、電極１１を用い、このビツト線はｎ型
領域３−１に接続孔１２を通して接続されてい
る。またキヤパシタ１４の電極としてのｎ型領域
３−２と、多結晶Si５−２の間の絶縁膜４でキヤ
パシタが形成される。また、電極９はワード線１
６として用いられる。
上記説明から明らかなように、本発明によれ
ば、容量を構成する多結晶シリコン膜、ｎ型領域
および絶縁膜とゲートは、互いに自己整合によつ
て形成されるので、高密度化には、とくに有利で
ある。
ば、容量を構成する多結晶シリコン膜、ｎ型領域
および絶縁膜とゲートは、互いに自己整合によつ
て形成されるので、高密度化には、とくに有利で
ある。
本明細書では、説明の便宜上、ｐ型半導体基板
にｎ型領域を形成した場合を示したが、これと逆
の場合でも、全く支障ないことは勿論である。
にｎ型領域を形成した場合を示したが、これと逆
の場合でも、全く支障ないことは勿論である。
また、シリコン以外の化合物として、たとえば
GaAsなどを用いることもできる。
GaAsなどを用いることもできる。
第１図乃至第４図は、本発明の一実施例を示す
工程図、第５図および第６図は、それぞれ本発明
によつて形成されたダイナミツクメモリの回路構
成および平面方向の構造を表わす図である。 １……半導体基板、２……フイールド絶縁膜、
３……ｎ型領域、４……絶縁膜、５……多結晶シ
リコン膜、８……ゲート絶縁膜。
工程図、第５図および第６図は、それぞれ本発明
によつて形成されたダイナミツクメモリの回路構
成および平面方向の構造を表わす図である。 １……半導体基板、２……フイールド絶縁膜、
３……ｎ型領域、４……絶縁膜、５……多結晶シ
リコン膜、８……ゲート絶縁膜。
Claims (1)
- 【特許請求の範囲】 １ 下記工程を含む半導体メモリの製造方法 (a) 半導体基板の一主表面上の所望部分にフイー
ルド絶縁膜を被着する工程。 (b) 上記主表面上の、上記フイールド絶縁膜が被
着されていない部分に、上記半導体基板とは逆
導電型を有する半導体領域を形成する工程。 (c) 絶縁膜を所望部分上に被着する工程。 (d) ゲートを形成すべき部分以外の領域上に多結
晶シリコン膜を被着する工程。 (e) 上記多結晶シリコン膜の表面を酸化する工
程。 (f) 上記多結晶シリコン膜の表面に形成された酸
化膜をマスクにして、上記半導体基板表面に達
するゲート孔を形成する工程。 (g) 上記半導体基板および上記半導体領域の露出
された表面を少なくとも覆うようにゲート絶縁
膜を被着する工程。 (h) 上記ゲート絶縁膜上にゲート電極を形成する
工程。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11529379A JPS5640270A (en) | 1979-09-10 | 1979-09-10 | Preparation of semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11529379A JPS5640270A (en) | 1979-09-10 | 1979-09-10 | Preparation of semiconductor memory |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5640270A JPS5640270A (en) | 1981-04-16 |
| JPS6322071B2 true JPS6322071B2 (ja) | 1988-05-10 |
Family
ID=14659062
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11529379A Granted JPS5640270A (en) | 1979-09-10 | 1979-09-10 | Preparation of semiconductor memory |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5640270A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02260382A (ja) * | 1989-03-31 | 1990-10-23 | Japan Aviation Electron Ind Ltd | フロアダクトコネクタ |
-
1979
- 1979-09-10 JP JP11529379A patent/JPS5640270A/ja active Granted
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH02260382A (ja) * | 1989-03-31 | 1990-10-23 | Japan Aviation Electron Ind Ltd | フロアダクトコネクタ |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5640270A (en) | 1981-04-16 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4670768A (en) | Complementary MOS integrated circuits having vertical channel FETs | |
| US4757028A (en) | Process for preparing a silicon carbide device | |
| JP2791260B2 (ja) | 半導体装置の製造方法 | |
| JPH03114233A (ja) | 半導体装置およびその製造方法 | |
| US3942241A (en) | Semiconductor devices and methods of manufacturing same | |
| KR930006729B1 (ko) | 반도체장치 및 그 제조방법 | |
| JPH04234166A (ja) | 半導体集積回路装置 | |
| JPS6230351A (ja) | 半導体装置の製造方法 | |
| JPH01265558A (ja) | 半導体メモリ | |
| JPH04348070A (ja) | 半導体装置及びその製造方法 | |
| US5714787A (en) | Semiconductor device with a reduced element isolation region | |
| JPS63184360A (ja) | 半導体記憶装置とその製造方法 | |
| JPS63207169A (ja) | 半導体記憶装置及びその製造方法 | |
| JPS59103380A (ja) | 積層形ｍｏｓトランジスタおよびその製造方法 | |
| JP3321613B2 (ja) | シリコン基板中への浅溝・深溝形成方法 | |
| JP2695812B2 (ja) | 半導体装置 | |
| JPS60186063A (ja) | 薄膜トランジスタ | |
| JPS6117143B2 (ja) | ||
| JP2789938B2 (ja) | 半導体装置 | |
| JPH0474477A (ja) | 不揮発性記憶装置およびその製造方法 | |
| JPH03112151A (ja) | 能動層積層素子 | |
| JPS63228665A (ja) | 半導体記憶装置の製造方法 | |
| JPS62137865A (ja) | 半導体記憶装置の製造方法 | |
| JPH0770716B2 (ja) | 半導体装置の製造方法 | |
| JPH0793352B2 (ja) | 半導体集積回路装置の製造方法 |