JPS58177A - 半導体装置 - Google Patents
半導体装置Info
- Publication number
- JPS58177A JPS58177A JP56097522A JP9752281A JPS58177A JP S58177 A JPS58177 A JP S58177A JP 56097522 A JP56097522 A JP 56097522A JP 9752281 A JP9752281 A JP 9752281A JP S58177 A JPS58177 A JP S58177A
- Authority
- JP
- Japan
- Prior art keywords
- layer
- region
- semiconductor
- semiconductor device
- film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/60—Insulated-gate field-effect transistors [IGFET]
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、絶縁基板上に設置された半導体尊属もしくは
二１ｌｌＯ絶縁彎層０ａａＫはさまれて設置された半導
体層を用いて製作され為半導体装置に関する。
二１ｌｌＯ絶縁彎層０ａａＫはさまれて設置された半導
体層を用いて製作され為半導体装置に関する。
すなわち本発明による半導体装置は絶縁基板上に設置さ
れ先生導体薄膜もしくは二層の絶縁物層の間にはさ壕れ
て設置され先生導体層を用いて、その同一半導体層中に
ノース領域−ドレイン領域及びそれらにはさまれて設置
され九チャンネル領域を積層状に設は丸第−領域と導電
性を制御することＫある。以下本発明の方法による半導
体装置及びその製造方法を図を用いて説明する。ここで
用いられる絶縁基板としてはサファイア、スピネル等の
単結晶絶縁基板もしくはシリコン基板を酸化させて得ら
れる８１０！層等を用いることが出来る。半導体膜とし
ては絶縁基Ｉ［Ｏ結晶格子を利用してエピタキシャル成
長させ丸単結晶半導体属の他に通常の非晶質絶縁基板上
に堆積させ先非晶質半導体膜を用ｉることも出来、ｉ九
その様な非晶質半導体膜を例えばグラフオエピタキシー
の方法やエネルギービームアニール等の方法を用いて単
一晶化したものを用いることも出来る０本実施例では絶
縁物としてＣｅＯ２を用い、半導体としてＳｌを用いた
場合について示す、 ＣｅＯ２の格子定数は５−４１６
えであり８１の格子定数５−４３１１に極めて近（Ｃｅ
Ｏ２の埜種晶１の上に＃１０μｍの転移を発生しないＳ
ｌ 単結晶層がエピタキシャル成長することが示される
。を走間様にＳＩ単結晶層の上にＣｅ０２一種晶１−を
エピタキシャル成長させ得る。
れ先生導体薄膜もしくは二層の絶縁物層の間にはさ壕れ
て設置され先生導体層を用いて、その同一半導体層中に
ノース領域−ドレイン領域及びそれらにはさまれて設置
され九チャンネル領域を積層状に設は丸第−領域と導電
性を制御することＫある。以下本発明の方法による半導
体装置及びその製造方法を図を用いて説明する。ここで
用いられる絶縁基板としてはサファイア、スピネル等の
単結晶絶縁基板もしくはシリコン基板を酸化させて得ら
れる８１０！層等を用いることが出来る。半導体膜とし
ては絶縁基Ｉ［Ｏ結晶格子を利用してエピタキシャル成
長させ丸単結晶半導体属の他に通常の非晶質絶縁基板上
に堆積させ先非晶質半導体膜を用ｉることも出来、ｉ九
その様な非晶質半導体膜を例えばグラフオエピタキシー
の方法やエネルギービームアニール等の方法を用いて単
一晶化したものを用いることも出来る０本実施例では絶
縁物としてＣｅＯ２を用い、半導体としてＳｌを用いた
場合について示す、 ＣｅＯ２の格子定数は５−４１６
えであり８１の格子定数５−４３１１に極めて近（Ｃｅ
Ｏ２の埜種晶１の上に＃１０μｍの転移を発生しないＳ
ｌ 単結晶層がエピタキシャル成長することが示される
。を走間様にＳＩ単結晶層の上にＣｅ０２一種晶１−を
エピタキシャル成長させ得る。
（実施例１）
ｔｆ、Ｊ１１結晶ＣｅＯ２１［ｔｌ）’７）上Ｋ ＩＸ
Ｉ ｏ”／Ｃｄ１ｉ＆の不純物ａ度を持った３０００に
厚のｎ型Ｓｔ層（２）をエビタキンヤル成長させる（第
１図ａ）、その後５ｔｉｌｌ（２）Ｏ上に３Ｘ１０”／
ｍ１ｉｆ（Ｆ）不Ｍ物１）［を持った２０００え厚のｐ
ｍＩ ８ｉ １ｔ３） （第１図ｂ）、再再びｌＸ１
０１９／７１ｉ置の不純物＃度を持った３０００え厚ｏ
ｎ型５ｉｌｌ（４）をエピタキシャル成長させ（第１図
Ｃ）。良にその上に３０００Ｘ厚のＣｅ０２１（５）ｔ
エピタキシャル成長させる。（第１図ｄ）、このＣｅＯ
２層（５）は更にその上に４層をエピタキシャル成長さ
せる丸めに成長させるものでＴｏ９、その様な必要性の
ない場合はこＱＣ・０ｗ１（５）は不要である。
Ｉ ｏ”／Ｃｄ１ｉ＆の不純物ａ度を持った３０００に
厚のｎ型Ｓｔ層（２）をエビタキンヤル成長させる（第
１図ａ）、その後５ｔｉｌｌ（２）Ｏ上に３Ｘ１０”／
ｍ１ｉｆ（Ｆ）不Ｍ物１）［を持った２０００え厚のｐ
ｍＩ ８ｉ １ｔ３） （第１図ｂ）、再再びｌＸ１
０１９／７１ｉ置の不純物＃度を持った３０００え厚ｏ
ｎ型５ｉｌｌ（４）をエピタキシャル成長させ（第１図
Ｃ）。良にその上に３０００Ｘ厚のＣｅ０２１（５）ｔ
エピタキシャル成長させる。（第１図ｄ）、このＣｅＯ
２層（５）は更にその上に４層をエピタキシャル成長さ
せる丸めに成長させるものでＴｏ９、その様な必要性の
ない場合はこＱＣ・０ｗ１（５）は不要である。
次に７オトレジスト膜（６）を選択的に形成し、１６０
ｋｅＶ 、 ２６０ｋｅＶ 、 ３００に＠ＶＯ打込エ
ネルギーｆ％々１４１０ ／ｃ１１のドーズの酸素を
イオン注入する（第１図ｅ）。この様にイオン注入され
九酸票は後の熱処理により周囲のシリコンと反応して５
ｔＯ２となる。本実施例ではこＯａｔ！に打込エネルギ
ーを三段目に変化させることによりシリコンエピタキシ
ャル層の厚みを充分力ノサ−する様に酸素をイオン注入
しているか、シリコンエピタキシャル層の厚みによりイ
オン注入◆件は種々変化するのはもち論である０次に再
び選択的にフォトレジスト層＋８）を形成Ｌ５５０ｋｅ
ＶＯ打Ｍエネル４−でｌＸｌ０”’／ｄのリンをイオン
注入すゐ（第１図ｆ）。イオン注入されたリンはｐｍ別
層（３）の領域に達し、優の熱処理で活性化してこの８
１層の伝導型をＮｆ！１に変え、全体として一種な伝導
型を持つＳｌ 層（９）を形成する（第１図ｇ）、この
様にして一層の８１膜中ＫｌＩＩＩ化膜により区切られ
た第一領域と第二領域とが形成され、第−領域中にはＮ
ｌｌ伝導臘をもつノース、ドレイン領域とそれにはさま
れ九ｐａｉｌ伝導截をもつチャンネル領域とを形成し、
第二領域中にはＮ型伝導型領域を形成することが出来。
ｋｅＶ 、 ２６０ｋｅＶ 、 ３００に＠ＶＯ打込エ
ネルギーｆ％々１４１０ ／ｃ１１のドーズの酸素を
イオン注入する（第１図ｅ）。この様にイオン注入され
九酸票は後の熱処理により周囲のシリコンと反応して５
ｔＯ２となる。本実施例ではこＯａｔ！に打込エネルギ
ーを三段目に変化させることによりシリコンエピタキシ
ャル層の厚みを充分力ノサ−する様に酸素をイオン注入
しているか、シリコンエピタキシャル層の厚みによりイ
オン注入◆件は種々変化するのはもち論である０次に再
び選択的にフォトレジスト層＋８）を形成Ｌ５５０ｋｅ
ＶＯ打Ｍエネル４−でｌＸｌ０”’／ｄのリンをイオン
注入すゐ（第１図ｆ）。イオン注入されたリンはｐｍ別
層（３）の領域に達し、優の熱処理で活性化してこの８
１層の伝導型をＮｆ！１に変え、全体として一種な伝導
型を持つＳｌ 層（９）を形成する（第１図ｇ）、この
様にして一層の８１膜中ＫｌＩＩＩ化膜により区切られ
た第一領域と第二領域とが形成され、第−領域中にはＮ
ｌｌ伝導臘をもつノース、ドレイン領域とそれにはさま
れ九ｐａｉｌ伝導截をもつチャンネル領域とを形成し、
第二領域中にはＮ型伝導型領域を形成することが出来。
第二領域に印加した電圧により第一領域に於けるチャン
ネルｆＪ埴の電気型導度を変化させ得る。すなわち第二
領域を第一領域に対するゲート電極として用いることが
招来る。
ネルｆＪ埴の電気型導度を変化させ得る。すなわち第二
領域を第一領域に対するゲート電極として用いることが
招来る。
（実施例２）
次に同様に本発明の構造の半導体装置を与える他の実施
例を示す、ｔず、単結晶ＣｅＯ２膜（１０１）の上に３
Ｘ１０１５／ｄ＠寂Ｏ不純物濃度を持つた７０００に厚
のｐ５１５１層１０２）をエピタキシャル成長させ、更
にその上ａｏｏｏＸ厚のＣｅＯ２層（１０３）をエビタ
キンヤル成長させる（第２図８）、とのＣｅＯ２層（１
０３）は更にその上にＳｌ層をエピタキシャル成長させ
るために成長させるものであシ、その様な必要性のない
場合はとのＣｅＯ２層（１０３）は不要である。
例を示す、ｔず、単結晶ＣｅＯ２膜（１０１）の上に３
Ｘ１０１５／ｄ＠寂Ｏ不純物濃度を持つた７０００に厚
のｐ５１５１層１０２）をエピタキシャル成長させ、更
にその上ａｏｏｏＸ厚のＣｅＯ２層（１０３）をエビタ
キンヤル成長させる（第２図８）、とのＣｅＯ２層（１
０３）は更にその上にＳｌ層をエピタキシャル成長させ
るために成長させるものであシ、その様な必要性のない
場合はとのＣｅＯ２層（１０３）は不要である。
次にフォトレジス）膜（１０４）を選択的に屡成し１６
０ＫｅＶ、２００ＫｅＶ、３０ＯＫｓＶの打込エネルギ
ーで各々１×１０１８／ｃｄのドーズの酸素をイオン注
入する（第２図ｂ）、この様にイオｙＩ！Ｅ人された酸
素は後の熱処理により周囲のシリコンと反応して５ｔＯ
２（１０５１，１０５２）となる、その後フォトレジス
ト膜（１０４）を除去し、再びフォトレジスト（１０７
）を選択的Ｋｌ成Ｌ、４００ＫｅＶ、 １０００ＫｅＶ
Ｏ打込工＊ ｋギーで各々１Ｘｌｏ１Ｓ／ｄのドーズ
の人Ｓをイオン注入する（第２図Ｃ）、イオン注入Ａｓ
はそれぞれ８ｉｆｉｌ （１０２）中のＣｅＯ２界面近
傍に違し、その後の熱処理により活性化してＣ＠ｏ！膜
に端接し九ｎｆＪｌ伝導層（１０８，１０９）を形成す
る０次にフォトレジスト膜（１０８）を除去し、更にフ
ォトレジストｊ１Ｋ（１１１）を選択的に形成し５５９
Ｋ＠Ｖの打込エネルギーで１×１０１″／ｃＩＩＯリ
ンをイオン注入する（第２図ｄ）。
０ＫｅＶ、２００ＫｅＶ、３０ＯＫｓＶの打込エネルギ
ーで各々１×１０１８／ｃｄのドーズの酸素をイオン注
入する（第２図ｂ）、この様にイオｙＩ！Ｅ人された酸
素は後の熱処理により周囲のシリコンと反応して５ｔＯ
２（１０５１，１０５２）となる、その後フォトレジス
ト膜（１０４）を除去し、再びフォトレジスト（１０７
）を選択的Ｋｌ成Ｌ、４００ＫｅＶ、 １０００ＫｅＶ
Ｏ打込工＊ ｋギーで各々１Ｘｌｏ１Ｓ／ｄのドーズ
の人Ｓをイオン注入する（第２図Ｃ）、イオン注入Ａｓ
はそれぞれ８ｉｆｉｌ （１０２）中のＣｅＯ２界面近
傍に違し、その後の熱処理により活性化してＣ＠ｏ！膜
に端接し九ｎｆＪｌ伝導層（１０８，１０９）を形成す
る０次にフォトレジスト膜（１０８）を除去し、更にフ
ォトレジストｊ１Ｋ（１１１）を選択的に形成し５５９
Ｋ＠Ｖの打込エネルギーで１×１０１″／ｃＩＩＯリ
ンをイオン注入する（第２図ｄ）。
イオン注入されたリンはｐ臘８１ ＩＩ （１１０）の
領域に、達し、後の熱処理で活性化してこの８ｉ層の伝
導型をＮ型に変え全体として一様な伝導型を持つＳ、１
層（１１２）を形成する（第８図＠）。
領域に、達し、後の熱処理で活性化してこの８ｉ層の伝
導型をＮ型に変え全体として一様な伝導型を持つＳ、１
層（１１２）を形成する（第８図＠）。
（実施例３）
実施例１及び２に於いてはゲート絶縁膜として用いる５
ｔＯ２模（７ｚ、１０５ｘ）を写真蝕刻法等により、形
成し九フォトレジスト膜をマスクとして酸素イオン注入
を用いて形成している。その九めこの５１０２膜の厚与
は、フォトレジスト露光時に用いる元、電子＠専の波長
くより制限され、例えば１ｏｏｏＫ以下の厚みのゲート
絶縁膜厚を得ることは非常にむすかｌ−い。以下（この
様な薄いゲート絶縁膜厚を待つ構造の半導体装置を与え
る方法に−）いて説明する。
ｔＯ２模（７ｚ、１０５ｘ）を写真蝕刻法等により、形
成し九フォトレジスト膜をマスクとして酸素イオン注入
を用いて形成している。その九めこの５１０２膜の厚与
は、フォトレジスト露光時に用いる元、電子＠専の波長
くより制限され、例えば１ｏｏｏＫ以下の厚みのゲート
絶縁膜厚を得ることは非常にむすかｌ−い。以下（この
様な薄いゲート絶縁膜厚を待つ構造の半導体装置を与え
る方法に−）いて説明する。
まず、単結晶ＣｅＯ２膜（２０１）の上にエピタキシャ
ル成長さぜたＳｌ 膜をリアクティブイオンエツチング
法等を用いて不要部分を除去し、島状領域（２０２）を
形成する（第３図ａ）。Ｓ１膜内の不純物濃度分布は実
施例１又は４に於ける方法により寿１する。
ル成長さぜたＳｌ 膜をリアクティブイオンエツチング
法等を用いて不要部分を除去し、島状領域（２０２）を
形成する（第３図ａ）。Ｓ１膜内の不純物濃度分布は実
施例１又は４に於ける方法により寿１する。
次にドライ酸素中に於いて３００λ〜１０００Ｘの５１
０２噛（２０３）を成長させる（第７図ｂ）、その後全
面にＳｔ ＠ （２０４）をエピタキシャル成長させる
が、ｓｉｎ！層（２０３）上に１１にいては、基板が非
晶質のため単結晶とならず多結晶シリコン（２０４２）
が成長する（第３図Ｃ）。
０２噛（２０３）を成長させる（第７図ｂ）、その後全
面にＳｔ ＠ （２０４）をエピタキシャル成長させる
が、ｓｉｎ！層（２０３）上に１１にいては、基板が非
晶質のため単結晶とならず多結晶シリコン（２０４２）
が成長する（第３図Ｃ）。
次に全面をＨＦ、ｔ−ｎつ、、、ＣＨｓ■ｌの混合液で
エツチングするが、多結晶シリゴンＯエツチングレート
は単結晶シリコンのそれＫｌぺて３倍程度速いため、
８ｉ０２上に成長した多結晶シリコンはすみやかして除
去され、結果として均一な膜厚を持つ単結晶シリコン層
が得られることとなる。その後露出したＳム０！膜を除
去する（第３図ｄ）。
エツチングするが、多結晶シリゴンＯエツチングレート
は単結晶シリコンのそれＫｌぺて３倍程度速いため、
８ｉ０２上に成長した多結晶シリコンはすみやかして除
去され、結果として均一な膜厚を持つ単結晶シリコン層
が得られることとなる。その後露出したＳム０！膜を除
去する（第３図ｄ）。
その後全面にＣａＯ２１１１１（２０５）をエピタキシ
ャル成長させる。このＣａＯ２層は更にその上にＳｉ膜
をエピタキシャル成長させるために成長畜せるものであ
り、その様な必要性のない場合（はこのＣｅＯ２＠は不
要である。またこのＣｅ０ｚ １１（２０５）は、酸化
膜（２０３）の真上（於いてははじめは単結晶では表＜
、多結晶として成長する。しかしその後の熱処理により
ＣｅＯ２層（２０１５）内に於いて８４１ｇエピタキシ
ャル成長が進行し最終的（は一様な単結晶ＣｅＯ２膜が
得られることが示される。
ャル成長させる。このＣａＯ２層は更にその上にＳｉ膜
をエピタキシャル成長させるために成長畜せるものであ
り、その様な必要性のない場合（はこのＣｅＯ２＠は不
要である。またこのＣｅ０ｚ １１（２０５）は、酸化
膜（２０３）の真上（於いてははじめは単結晶では表＜
、多結晶として成長する。しかしその後の熱処理により
ＣｅＯ２層（２０１５）内に於いて８４１ｇエピタキシ
ャル成長が進行し最終的（は一様な単結晶ＣｅＯ２膜が
得られることが示される。
尚、上記実施例三例に於いて、ゲート電極は全て素子部
と並列に図示しているため、単に一面に於いてのみ接し
ているがごとき印象を与えるが、その様な場合に限定す
る必要は全くなく、要求があれば二面〜三面に於いて接
していてもよく、必要ならば全面を壜まいていても良い
、ｔた素子部についても必ずしも短髪である必要はない
ことは当然である。
と並列に図示しているため、単に一面に於いてのみ接し
ているがごとき印象を与えるが、その様な場合に限定す
る必要は全くなく、要求があれば二面〜三面に於いて接
していてもよく、必要ならば全面を壜まいていても良い
、ｔた素子部についても必ずしも短髪である必要はない
ことは当然である。
第４図は、以上の様な方法を用いて実際の素子を形成し
た一例であり、ノース及びドレイン領域はＣｅ０２膜に
設は九コンタクトホールを通してそれぞれ外側の８１単
結晶噛に接続されている。これら外側のＳｉ−を用いて
更に新友な半導体装置を形成することが出来、それらが
相互に結線され得ることはもちろんである。
た一例であり、ノース及びドレイン領域はＣｅ０２膜に
設は九コンタクトホールを通してそれぞれ外側の８１単
結晶噛に接続されている。これら外側のＳｉ−を用いて
更に新友な半導体装置を形成することが出来、それらが
相互に結線され得ることはもちろんである。
第５図は、本発明の方法を用いてジャンクシ璽ンｍＦｌ
ｌｉ’ｒを形成した例でめる。この場合ゲート電極は両
側に形成されているが、素子部の幅が挟い時には片側に
形成するだけで充分である。
ｌｉ’ｒを形成した例でめる。この場合ゲート電極は両
側に形成されているが、素子部の幅が挟い時には片側に
形成するだけで充分である。
第６図はトランジスタのチャンネル部分の電位をｌ定す
る丸め、チャンネル領域と同電導型の不純物拡散領域を
形成して基板電位固定電極として利用出来る様にし九−
のである。
る丸め、チャンネル領域と同電導型の不純物拡散領域を
形成して基板電位固定電極として利用出来る様にし九−
のである。
＃１７図は本発明の方法を相補ｇ Ｍ）８回路に応用し
九ものであり、この場合一つのゲート電極により１両側
に形成され九ＮチャンネルトランジスタＰチャンネルト
ラノジスタ共ゲート電極の片側に並列に形成されていて
もよく、双方がそれぞれ二１１１）８ｉ噛を用いて形成
されていてもよくその場合の例を第８図、第９図に示す
。
九ものであり、この場合一つのゲート電極により１両側
に形成され九ＮチャンネルトランジスタＰチャンネルト
ラノジスタ共ゲート電極の片側に並列に形成されていて
もよく、双方がそれぞれ二１１１）８ｉ噛を用いて形成
されていてもよくその場合の例を第８図、第９図に示す
。
第１図（ａ）〜（ｇ）は本発明の一実施例を説明する工
程断面図、第２図（１）〜（・）及び第３図（１）〜（
ｅ）は、夫々本発明の他の実施例を説明する丸めの工程
断面図、第４図〜嬉９図は本ｉ＆嘴による半導体装置を
使用し友応用例を説明する丸めの断面図である。 図において、 １・・・ＣｅＯ２層、２・・・Ｎ＋渥伝導型半導体層、
３・・・Ｐｇ伝導渥半導体−、ト・・Ｎｉｌ伝導伝導盟
休導体層・・・Ｃ・０ｚ層、・・・・フォトレジスト、
７１ ・・８ｉ０． ＠、γ２・・・８ｉ０！層（ゲー
ト絶縁膜）。 ８・・・フォトレジスト、９・・−Ｎ＋腫伝導−半導体
領域、（ゲート電極）、１０１・・・Ｃ＠ｏｌ Ｉｌｌ
、 １０２・・・８１層、１０３・・ＣＣ０ｚ ｌ、
１０４・・・フォトレジスト、１０５１−８１０ｔ
ｌ、 １０５１−８１０ｘ ＩＩ （ゲート絶縁膜）
、１０７・・・フォトレジスト、 １０８，１０９・・
−Ｆ’″薯伝導瀘半導体１．１１０・・・Ｐ＠伝導薯半
導体層、１１１・・・フォトレジス）、１１２・−Ｎ＋
壇伝導薯半導体領域（ゲート電極）、２０１・・・Ｃｅ
０ｇ層、２０２・・・別層。 ２０３・・８ｔｏ２膜、２０４１・・・障結晶層、２０
４２・・・８ｉ多結晶層、２０５− ＣｅＯ２１’ｌｌ
ｌ 、 ３０１− Ｃ１！１０！層、３０２ ・８
１０２嗜、３０３・・・Ｓ田１層（ゲー絶縁膜）、３０
４ 、Ｐ＋瑠伝導ｉｉ別層（ゲート電極）、３０５・・
−Ｎ＋型伝導型８ｉ層、３０γ・・・ＰＩｌ伝導＠ ８
１４．３０８−ｆ ａｌ伝導５１ｓｉ層、１０９−Ｎｌ
ｌ伝導１１８１４．３１０・・・コンタクトホール。 第 １ 図 ”４ １ ［ＩＤ 第 Ｚ 口 第 ２ 図
程断面図、第２図（１）〜（・）及び第３図（１）〜（
ｅ）は、夫々本発明の他の実施例を説明する丸めの工程
断面図、第４図〜嬉９図は本ｉ＆嘴による半導体装置を
使用し友応用例を説明する丸めの断面図である。 図において、 １・・・ＣｅＯ２層、２・・・Ｎ＋渥伝導型半導体層、
３・・・Ｐｇ伝導渥半導体−、ト・・Ｎｉｌ伝導伝導盟
休導体層・・・Ｃ・０ｚ層、・・・・フォトレジスト、
７１ ・・８ｉ０． ＠、γ２・・・８ｉ０！層（ゲー
ト絶縁膜）。 ８・・・フォトレジスト、９・・−Ｎ＋腫伝導−半導体
領域、（ゲート電極）、１０１・・・Ｃ＠ｏｌ Ｉｌｌ
、 １０２・・・８１層、１０３・・ＣＣ０ｚ ｌ、
１０４・・・フォトレジスト、１０５１−８１０ｔ
ｌ、 １０５１−８１０ｘ ＩＩ （ゲート絶縁膜）
、１０７・・・フォトレジスト、 １０８，１０９・・
−Ｆ’″薯伝導瀘半導体１．１１０・・・Ｐ＠伝導薯半
導体層、１１１・・・フォトレジス）、１１２・−Ｎ＋
壇伝導薯半導体領域（ゲート電極）、２０１・・・Ｃｅ
０ｇ層、２０２・・・別層。 ２０３・・８ｔｏ２膜、２０４１・・・障結晶層、２０
４２・・・８ｉ多結晶層、２０５− ＣｅＯ２１’ｌｌ
ｌ 、 ３０１− Ｃ１！１０！層、３０２ ・８
１０２嗜、３０３・・・Ｓ田１層（ゲー絶縁膜）、３０
４ 、Ｐ＋瑠伝導ｉｉ別層（ゲート電極）、３０５・・
−Ｎ＋型伝導型８ｉ層、３０γ・・・ＰＩｌ伝導＠ ８
１４．３０８−ｆ ａｌ伝導５１ｓｉ層、１０９−Ｎｌ
ｌ伝導１１８１４．３１０・・・コンタクトホール。 第 １ 図 ”４ １ ［ＩＤ 第 Ｚ 口 第 ２ 図
Claims (4)
- （１）半導体層内に平面的に隣接して設けられた第１及
び第２１Ｉ域と、第１領域に積層状に設けられ九ソース
領域・チャネル領域・ドレイン領域とから成り、前記第
２領域により前記第１領域の電気特性を制御せしめるこ
とを特徴とする半導体装置。 - （２）前記半導体層が絶縁基板上に設けられてなること
を特徴とする特許請求の範囲第１項記載の半導体装置。 - （３）前記半導体−上（、更に絶縁層を介して、他の半
導体層が設けられてなることを特徴とする特許請求の範
囲第２項記載の半導体装置。 - （４）前記絶縁基板及び絶縁層が、サファイア、スピネ
ル等の単確晶或いは、 Ｃｅ及びその同類元素を含む等
軸重系もしくは等軸重系よシ僅かに変形し九斜方晶系に
属する酸化物の単結晶のいずれかより構成されてなるこ
とを特徴とする特許請求の範囲第２乃至嬉３項記欽の半
導体装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097522A JPS58177A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56097522A JPS58177A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58177A true JPS58177A (ja) | 1983-01-05 |
Family
ID=14194582
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56097522A Pending JPS58177A (ja) | 1981-06-25 | 1981-06-25 | 半導体装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58177A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4479297A (en) * | 1981-06-22 | 1984-10-30 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of fabricating three-dimensional semiconductor devices utilizing CeO2 and ion-implantation. |
-
1981
- 1981-06-25 JP JP56097522A patent/JPS58177A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4479297A (en) * | 1981-06-22 | 1984-10-30 | Tokyo Shibaura Denki Kabushiki Kaisha | Method of fabricating three-dimensional semiconductor devices utilizing CeO2 and ion-implantation. |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4749441A (en) | Semiconductor mushroom structure fabrication | |
| US6255146B1 (en) | Thin film transistor and a method of manufacturing thereof | |
| EP0442144B1 (en) | Manufacturing high speed low leakage radiation hardened CMOS/SOI devices | |
| EP0227085B1 (en) | A method of manufacturing igfets having minimal junction depth using epitaxial recrystallization | |
| GB1567808A (en) | Semiconductor devices and method of manufacturing the same | |
| EP0126292B1 (en) | Semiconductor device having an element isolation layer and method of manufacturing the same | |
| JPS58177A (ja) | 半導体装置 | |
| JPH0467336B2 (ja) | ||
| JPS61216320A (ja) | 半導体装置の製法 | |
| JPH0249019B2 (ja) | ||
| JPS583291A (ja) | 半導体装置 | |
| JPS5856460A (ja) | 半導体装置の製造方法 | |
| JPS61502993A (ja) | ３ウェルｃｍｏｓ技術 | |
| JPH04184937A (ja) | 半導体集積回路装置の製造方法 | |
| JPS6050064B2 (ja) | 相補型ｍｏｓ半導体装置及びその製造方法 | |
| JPH01107552A (ja) | 半導体装置の製造方法 | |
| JPH0336306B2 (ja) | ||
| JPS62194617A (ja) | 半導体装置の製造方法 | |
| JPH02161749A (ja) | 半導体装置及びその製造方法 | |
| JPS6170759A (ja) | 半導体立体回路素子の製造方法 | |
| JPS63124561A (ja) | 半導体記憶装置 | |
| JPS63152170A (ja) | 半導体装置の製造方法 | |
| JPS6025254A (ja) | 集積回路の製造方法 | |
| JPS59195840A (ja) | 半導体装置の製造方法 | |
| JPS61242058A (ja) | 多結晶シリコン抵抗の製造方法 |