JPS58186830A - デ−タ転送装置 - Google Patents
デ−タ転送装置Info
- Publication number
- JPS58186830A JPS58186830A JP7090282A JP7090282A JPS58186830A JP S58186830 A JPS58186830 A JP S58186830A JP 7090282 A JP7090282 A JP 7090282A JP 7090282 A JP7090282 A JP 7090282A JP S58186830 A JPS58186830 A JP S58186830A
- Authority
- JP
- Japan
- Prior art keywords
- data
- transfer
- memory
- signal line
- written
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/20—Handling requests for interconnection or transfer for access to input/output bus
- G06F13/28—Handling requests for interconnection or transfer for access to input/output bus using burst mode transfer, e.g. direct memory access DMA, cycle steal
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子交換システムにおける送信側装置と受信側
装置間のデータ送受信をダイレクトメモリアクセスによ
って行なわせるデータ転送装置に関する。
装置間のデータ送受信をダイレクトメモリアクセスによ
って行なわせるデータ転送装置に関する。
従来、電子交換システムにおいて、データの転送をダイ
レクトメモリアクセスによって行うものについては、送
信側及び受信側の制御部はこの処理の為に一時的に保貿
状態となり他の制御を行うことができす、処理能力の低
下を招くことになる。
レクトメモリアクセスによって行うものについては、送
信側及び受信側の制御部はこの処理の為に一時的に保貿
状態となり他の制御を行うことができす、処理能力の低
下を招くことになる。
特に、電子交換システムの電話交換糸においてはリアル
タイム処理が要求されるため、データ転送にはそれ専用
のプロセッサを設ける必要があり、設備費増大を免れ得
ない。
タイム処理が要求されるため、データ転送にはそれ専用
のプロセッサを設ける必要があり、設備費増大を免れ得
ない。
本発明の目的は、ダイレクトメモリアクセスによるデー
タ転送を行う装置間、例えば蓄積装置と電子交換制御装
置間で転送されるデータをバッファレジスタを介して所
定のタイミングにより一時的にメモリに書込み、全デー
タの書き込み終了後、受信側がこのメモリに書込まれた
転送データな読出してデータの送受信を行うようにする
ことにより、ダイレクトメモリアクセスによるデータ転
送時に受信側制御部が保留状態になることを回避するこ
とがでさるデータ転送装置１を提供することにある。
タ転送を行う装置間、例えば蓄積装置と電子交換制御装
置間で転送されるデータをバッファレジスタを介して所
定のタイミングにより一時的にメモリに書込み、全デー
タの書き込み終了後、受信側がこのメモリに書込まれた
転送データな読出してデータの送受信を行うようにする
ことにより、ダイレクトメモリアクセスによるデータ転
送時に受信側制御部が保留状態になることを回避するこ
とがでさるデータ転送装置１を提供することにある。
本発明はダイレクトメモリアクセスによりデータ送受信
を行う電子交換システムの送信側および受信側装置間に
配置されるデータ転送装置において、前記送信側装置か
らのデータをバッファレジスタに一時的に蓄積した後、
自装置の所定タイミングによシ畜積するメモリと、この
メモリに対しデータ書込みおよび読取り制御を行う制御
回路と、前記送＠側および受信側装置にデータ転送状態
を表示するレジスタと、データ送受信制御を行うインタ
ーフェイスＮ路とを備え、前記データ転送状態表示によ
り前記受信側装置に前記メモリの蓄積データを１ｍ次読
出させることを％徴とする。
を行う電子交換システムの送信側および受信側装置間に
配置されるデータ転送装置において、前記送信側装置か
らのデータをバッファレジスタに一時的に蓄積した後、
自装置の所定タイミングによシ畜積するメモリと、この
メモリに対しデータ書込みおよび読取り制御を行う制御
回路と、前記送＠側および受信側装置にデータ転送状態
を表示するレジスタと、データ送受信制御を行うインタ
ーフェイスＮ路とを備え、前記データ転送状態表示によ
り前記受信側装置に前記メモリの蓄積データを１ｍ次読
出させることを％徴とする。
以下、本発明の実施例について図面を参照して説明する
。
。
図は本発明の一実施例を示す構成図である。第１図にお
いて、ＥＳＳ ＣＰＵは電子交換装置の制御部、ＳＦは
蓄積装置、ＭＥＭは転送データを一時記憶するメモ１ハ
Ｍ Ｃ０ＮＴはｆｌＭの転送データの書込み及び読出し
の制御を行うメモリ制御回路、８ Ｒ，ＥＧは転送デー
タの送受信状態を表示する状態レジスタ、Ｃ３ｌＮ’ｆ
’はデータ送受信の制御を行う制御用インターフェイス
回路、Ｓｌ、Ｓ、はＭＣ０ＮＴ内に含１れる信号切換回
路、Ｃ０ＵＮＴはＭＣＯＮ Ｔ内のカウンタ回路、Ｄ
ＲＥＧｌｄＭ Ｃ０ＮＴ内の転送データを一時的に保持
するデータ（バッファ）レジスタである。また、参照数
字１はＥＳＳＣＰＵ側よりのＭＥＭの転送データの読出
し及び書込み信号線、２はＥＳＳ ＣＰＵ側よりのＭＥ
Ｍの転送データの耽出し及び書込みのアドレス信号線、
３はデータ信号線、４はＳ ＲＥＧの制御信号線、５は
Ｓ ＢＥＧよりの転送データの状態をＥＳＳ ＣＰＵへ
転送するデータ信号線、６はＣ３ｌＮ’ｌ’よりの転送
データの送受信状態を設定するための制御信号線、７は
８ＦとＥＳＳ ＣＰＵ間データ転送用の８Ｆ側のデータ
信号！、８．９はＳＦと転送データの送受信を行う際の
制御用信号線、１０はＭＦｉＭの転送データの書込み及
び読出しのデータ信号線、１１はＣ３ｌＮＴよシのＭ
Ｅ Ｍに対する転送データの誓込み及び胱出しの制御信
号線、１２はＣ３ｌＮＴよりのＣ０ＵＮ’ｒに対する制
御信号線、１３はＭＥＭに対する書込み及び読出しの制
御信号線、１４はＭＥＭに対するアドレス信号線、１５
はＣ０ＵＮＴよりのアドレス信号線、および１６は８
ＢＥＧよすＣ０ＵＮＴへの制御信号線である。
いて、ＥＳＳ ＣＰＵは電子交換装置の制御部、ＳＦは
蓄積装置、ＭＥＭは転送データを一時記憶するメモ１ハ
Ｍ Ｃ０ＮＴはｆｌＭの転送データの書込み及び読出し
の制御を行うメモリ制御回路、８ Ｒ，ＥＧは転送デー
タの送受信状態を表示する状態レジスタ、Ｃ３ｌＮ’ｆ
’はデータ送受信の制御を行う制御用インターフェイス
回路、Ｓｌ、Ｓ、はＭＣ０ＮＴ内に含１れる信号切換回
路、Ｃ０ＵＮＴはＭＣＯＮ Ｔ内のカウンタ回路、Ｄ
ＲＥＧｌｄＭ Ｃ０ＮＴ内の転送データを一時的に保持
するデータ（バッファ）レジスタである。また、参照数
字１はＥＳＳＣＰＵ側よりのＭＥＭの転送データの読出
し及び書込み信号線、２はＥＳＳ ＣＰＵ側よりのＭＥ
Ｍの転送データの耽出し及び書込みのアドレス信号線、
３はデータ信号線、４はＳ ＲＥＧの制御信号線、５は
Ｓ ＢＥＧよりの転送データの状態をＥＳＳ ＣＰＵへ
転送するデータ信号線、６はＣ３ｌＮ’ｌ’よりの転送
データの送受信状態を設定するための制御信号線、７は
８ＦとＥＳＳ ＣＰＵ間データ転送用の８Ｆ側のデータ
信号！、８．９はＳＦと転送データの送受信を行う際の
制御用信号線、１０はＭＦｉＭの転送データの書込み及
び読出しのデータ信号線、１１はＣ３ｌＮＴよシのＭ
Ｅ Ｍに対する転送データの誓込み及び胱出しの制御信
号線、１２はＣ３ｌＮＴよりのＣ０ＵＮ’ｒに対する制
御信号線、１３はＭＥＭに対する書込み及び読出しの制
御信号線、１４はＭＥＭに対するアドレス信号線、１５
はＣ０ＵＮＴよりのアドレス信号線、および１６は８
ＢＥＧよすＣ０ＵＮＴへの制御信号線である。
このように構成されるデータ転送装置において、８Ｆか
らダイレクトメモリアクセス方式でデータ転送を行う場
合、ＳＦよシの転送要求信号を信号線８を通じＣ８１Ｎ
Ｔが受信する。Ｃ３ｌＮ’ｌ’は受信した転送要求信号
により信号線６を通じて８ ＲｇＧに対して転送袂求有
状態を設定する。８ １（ｎＧはＷＳｓ ＣＰＵに対す
る割込み要求を信号線３．５を通じて行う。ＥＳＳ Ｃ
ＰＵはこの割込要求に従い割込原因の読取り命令を信号
線４を通じて実行する。
らダイレクトメモリアクセス方式でデータ転送を行う場
合、ＳＦよシの転送要求信号を信号線８を通じＣ８１Ｎ
Ｔが受信する。Ｃ３ｌＮ’ｌ’は受信した転送要求信号
により信号線６を通じて８ ＲｇＧに対して転送袂求有
状態を設定する。８ １（ｎＧはＷＳｓ ＣＰＵに対す
る割込み要求を信号線３．５を通じて行う。ＥＳＳ Ｃ
ＰＵはこの割込要求に従い割込原因の読取り命令を信号
線４を通じて実行する。
８ ＢＥＧは読取シ命令を受信すると、割込み原因であ
る転送要求信号を信号線３，５を通じＥＳＳ５− ＣＰＵへ返送する。ＥＢＢ ＣＰＵはこの転送要求信号
に従い、信号＃４全通じＳ ルＥＧに対して転送レディ
信号を設定する命令を実行する。８ Ｒｈ１Ｕはこの命
令に従い信号線６を通じてＣ３ｌＮ’ｒを動作させ、転
送準備完了の制御信号を信号線９を介して８ Ｆへ返送
させる。Ｓ Ｆは転送準備完了を認識すると、次に送信
開始信号を信号ｌｌ１１８よりＣ３ｌＮ’ｌ’へ送出す
る。Ｃ３ｌＮＴはこの送信開始信号に従いＭＣ０ＮＴに
対して信号＆！１１．１２を通じて転送データのＭＥＭ
への１込みアドレスの制御及び薔込みの制御を行う。次
に、ＳＦよりデータが信号線７を通じ転送されてくると
、転送データはＤＲＥＧへ一時的に蓄積される。蓄積デ
ータは信号線１５及びＳ２ｙ辿り信号線１４で指示ちれ
るアドレスに、信号線１１及びＳｌを通り信号線１３を
介した書込み信号によりＭＥＭへ書込まれる。
る転送要求信号を信号線３，５を通じＥＳＳ５− ＣＰＵへ返送する。ＥＢＢ ＣＰＵはこの転送要求信号
に従い、信号＃４全通じＳ ルＥＧに対して転送レディ
信号を設定する命令を実行する。８ Ｒｈ１Ｕはこの命
令に従い信号線６を通じてＣ３ｌＮ’ｒを動作させ、転
送準備完了の制御信号を信号線９を介して８ Ｆへ返送
させる。Ｓ Ｆは転送準備完了を認識すると、次に送信
開始信号を信号ｌｌ１１８よりＣ３ｌＮ’ｌ’へ送出す
る。Ｃ３ｌＮＴはこの送信開始信号に従いＭＣ０ＮＴに
対して信号＆！１１．１２を通じて転送データのＭＥＭ
への１込みアドレスの制御及び薔込みの制御を行う。次
に、ＳＦよりデータが信号線７を通じ転送されてくると
、転送データはＤＲＥＧへ一時的に蓄積される。蓄積デ
ータは信号線１５及びＳ２ｙ辿り信号線１４で指示ちれ
るアドレスに、信号線１１及びＳｌを通り信号線１３を
介した書込み信号によりＭＥＭへ書込まれる。
Ｃ０ＵＮＴはＳＦより信号線７を通じて転送データをＤ
ＢＥＧで受信するごとにカウントアツプされ、その出
力は順次更新され、ＭＥＭの異なるアドレスに転送デー
タか順次書込まれていく。ＳＦから ６− のデータ転送終了信号が信号線８を通すＣ３ｌＮＴ
゛へ入力されると、Ｃ３ｌＮ’ｆ’は転送要求の場合
と同様に信号線６ｆ通じてＳ Ｒ，ＥＧに転送完了を
設定し、且つ信号＃１２を通じＣ０ＵＮＴのアドレスの
更新及信号線１１を辿じて書込みを停止し、ＭＥＭへの
データ書、込みを停止する。筐た、Ｓ ＩＬＥＧはこ
の転送完了情報に従い割込み要求を信号ｆｆｋ！３゜５
を通じてｇｓｓ ＣＰＵに行う。これにより、ＥＳＳＣ
ＰＵは割込み命令に従い割込み原因の読取命令を信号線
４を通じて実行する。Ｓ ＢＥＧはこの読取り命令を
受信すると信号線３，５を通じ割込み原因である転送完
了信号をＥＳＳ ＣＰＵへ返送する。
ＢＥＧで受信するごとにカウントアツプされ、その出
力は順次更新され、ＭＥＭの異なるアドレスに転送デー
タか順次書込まれていく。ＳＦから ６− のデータ転送終了信号が信号線８を通すＣ３ｌＮＴ
゛へ入力されると、Ｃ３ｌＮ’ｆ’は転送要求の場合
と同様に信号線６ｆ通じてＳ Ｒ，ＥＧに転送完了を
設定し、且つ信号＃１２を通じＣ０ＵＮＴのアドレスの
更新及信号線１１を辿じて書込みを停止し、ＭＥＭへの
データ書、込みを停止する。筐た、Ｓ ＩＬＥＧはこ
の転送完了情報に従い割込み要求を信号ｆｆｋ！３゜５
を通じてｇｓｓ ＣＰＵに行う。これにより、ＥＳＳＣ
ＰＵは割込み命令に従い割込み原因の読取命令を信号線
４を通じて実行する。Ｓ ＢＥＧはこの読取り命令を
受信すると信号線３，５を通じ割込み原因である転送完
了信号をＥＳＳ ＣＰＵへ返送する。
ＥＳＳ ＣＰＵは転送完了信号に従い信号線４を通じて
Ｓ 几ＥＧにＭＥＭへ転送データを書込んだ最終アドレ
スの返送要求をする。Ｓ Ｒ，Ｅ（］はこの返送要求
に従いＣ０ＵＮＴを信号線１６通じて制御し、Ｃ０ＵＮ
Ｔから信号線３，１５を介して最終アドレスをＥＳＳＣ
ＰＵへ返送させる。続イーｃ’、ＥＳＳＣＰＵはＭＥＭ
に対し読取り制御を信号線１．Ｓｌ及び信号Ｉｗ１３を
通じ、且つアドレスの指定を信号線２、Ｓ２及び信号線
１４を通じて各々行い、ＭＢＭに書込まれた転送データ
を上記転送データを書込んだ最終アドレスまで信号線１
ｏを通じて順次読出し、信号線３を介してＥＳｓ ＣＰ
’Ｕへ転送することにより８Ｆから送出された転送デー
タをＥＳＳへ転送する。なお、以上はＳＦよりＥＳＳ
ＣＰＵに対してのデータ転送について説明したが、ＥＳ
ＳＣＰＵよりＳＦに対しても同様に行うことができる。
Ｓ 几ＥＧにＭＥＭへ転送データを書込んだ最終アドレ
スの返送要求をする。Ｓ Ｒ，Ｅ（］はこの返送要求
に従いＣ０ＵＮＴを信号線１６通じて制御し、Ｃ０ＵＮ
Ｔから信号線３，１５を介して最終アドレスをＥＳＳＣ
ＰＵへ返送させる。続イーｃ’、ＥＳＳＣＰＵはＭＥＭ
に対し読取り制御を信号線１．Ｓｌ及び信号Ｉｗ１３を
通じ、且つアドレスの指定を信号線２、Ｓ２及び信号線
１４を通じて各々行い、ＭＢＭに書込まれた転送データ
を上記転送データを書込んだ最終アドレスまで信号線１
ｏを通じて順次読出し、信号線３を介してＥＳｓ ＣＰ
’Ｕへ転送することにより８Ｆから送出された転送デー
タをＥＳＳへ転送する。なお、以上はＳＦよりＥＳＳ
ＣＰＵに対してのデータ転送について説明したが、ＥＳ
ＳＣＰＵよりＳＦに対しても同様に行うことができる。
本発明は以上説明した様に、ダイレクトメモリアクセス
によりデータの転送を行う電子交換システムの装置間に
転送データをバッファレジスタを介して自装置の所定タ
イミングにより一時的に記憶するメモリ設け、このメモ
リに転送するデータを順次全て書込み、受信側がこれを
読み出してデータ転送を行うことにより、ダイレクトメ
モリアクセスであっても受信側装置が一時的に保留状態
となることを防ぐことができ、リアルタイム処理の要求
される電子交換機の処理能力低下を紹がない。
によりデータの転送を行う電子交換システムの装置間に
転送データをバッファレジスタを介して自装置の所定タ
イミングにより一時的に記憶するメモリ設け、このメモ
リに転送するデータを順次全て書込み、受信側がこれを
読み出してデータ転送を行うことにより、ダイレクトメ
モリアクセスであっても受信側装置が一時的に保留状態
となることを防ぐことができ、リアルタイム処理の要求
される電子交換機の処理能力低下を紹がない。
図は本発明によるデータ転送装置の一実施例を示す構成
図である。 ＥＳＳ ＣＰＵ・・・・・・電子交換製電の制御部、Ｓ
Ｆ・・・・・・蓄積装置、ＭＷＭ・・・・・・メモＩＪ
、Ｍ ＣＯＮ’Ｉ’・・・・・・メモリ制御回路、Ｓ
ＩＧ・・・・・・状態レジスタ、Ｃ３ｌＮＴ・・・・
・・制御用インターフェイス回路１Ｓ１・Ｓ２・・・・
・・切換え回路、Ｃ０ＵＮＴ・・・・・・カウンタ回路
、Ｄ ＩＧ・・・・・・データレジスタ。 ９−
図である。 ＥＳＳ ＣＰＵ・・・・・・電子交換製電の制御部、Ｓ
Ｆ・・・・・・蓄積装置、ＭＷＭ・・・・・・メモＩＪ
、Ｍ ＣＯＮ’Ｉ’・・・・・・メモリ制御回路、Ｓ
ＩＧ・・・・・・状態レジスタ、Ｃ３ｌＮＴ・・・・
・・制御用インターフェイス回路１Ｓ１・Ｓ２・・・・
・・切換え回路、Ｃ０ＵＮＴ・・・・・・カウンタ回路
、Ｄ ＩＧ・・・・・・データレジスタ。 ９−
Claims (1)
- ダイレクトメモリアクセスによりデータ送受信を行う電
子交換システムの送信側および受信側装置間に配置され
るデータ転送装置において、前記送信側装置からのデー
タをバッファレジスタに一時的に蓄積した後、自装置の
所定タイミングにより蓄積するメモリと、このメモリに
対しデータ書込みおよび読取り制御を行う制御回路と、
前記送信側および受信側装置にデータ転送状態を表示す
るレジスタと、データ送受信制御を行うインターフェイ
ス回路とを備え、前記データ転送状態表示によシ前記受
信側装置に前記メモリの蓄積データを順次読出させるこ
と全特徴とするデータ転送装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7090282A JPS58186830A (ja) | 1982-04-27 | 1982-04-27 | デ−タ転送装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP7090282A JPS58186830A (ja) | 1982-04-27 | 1982-04-27 | デ−タ転送装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58186830A true JPS58186830A (ja) | 1983-10-31 |
Family
ID=13444919
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP7090282A Pending JPS58186830A (ja) | 1982-04-27 | 1982-04-27 | デ−タ転送装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58186830A (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363834A (en) * | 1976-11-18 | 1978-06-07 | Nippon Telegr & Teleph Corp <Ntt> | End offering system |
-
1982
- 1982-04-27 JP JP7090282A patent/JPS58186830A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5363834A (en) * | 1976-11-18 | 1978-06-07 | Nippon Telegr & Teleph Corp <Ntt> | End offering system |
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