JPS581891A

JPS581891A - モノリシツク記憶装置

Info

Publication number: JPS581891A
Application number: JP57067299A
Authority: JP
Inventors: Ryoichi Hori; 堀　陵一; Kiyoo Ito; 清男伊藤
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1982-04-23
Filing date: 1982-04-23
Publication date: 1983-01-07
Also published as: JPH0263273B2

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はＭＯ８ダイナミックメモリのようなモノリシッ
クメモリに係る。

第１図は、アドレス信号を行アドレスと列アドレスの２
つに分け、これらを同一の入力端子を介して時分割圧入
力する、いわゆるアドレスマルチプレックス方式が採ら
れ、さらに行アドレスを固定したままで、列アドレスの
みを連続的に変化させるページモードと称する機能を有
する、従来技術によるＮ型ＭＯ８）う／ジスタを用いた
ダイナミックメモリの概略回路構成を示している。第１
図およびその他の図面において添字Ｒ，Ｃのついた参照
記号はそ□れぞれ行選択動作列選択動作に係わる回路部
分に付されている。ＩＲ，ＩＣは外部からの１８１１６
クロツクで主として前者は行選択時の動作の開始を、後
者は列選択動作の開始を制御する。２几、２Ｃはそれぞ
れＩＲ，ＩＣの入力を受けてメモリ内部の動作に必要な
複数のタイミングパルスを発生する回路である。図中で
は代表的な出力１１Ｒ，１２Ｒ，１３Ｌ　１２Ｃのみを
記しており、他は省略している０回路２Ｃは信号１１Ｒ
が入力されている東件下でのみ信号ＩＣに応答する。３
は複数ビットからなる行又は列アドレスを並列に入力す
る丸めの複数本の信号線からなる。

アドレスバッファ回路４Ｒ，４（ｊｌｌａを介して時分
割に入力される行アドレスと列アドレスをそれぞれ回路
２Ｒ，２Ｃより供給されるアドレスバッファ制御信号１
２Ｒ，１２Ｃに従がって取り込み、それぞれ内部行アド
レス信号１４Ｒとその反転信号１４几および内部列アド
レス信号１４Ｃとその反転信号１４Ｃを出力する。信号
１４几。

１４Ｒは行デコーダ（図示せず）、ワード線Ｗｔ〜Ｗ、
の駆動回路（図示せず）などからなるワード線選択回路
５Ｒに供給され、他方信号１４Ｃ。

１４Ｃは列デコーダ（図示せず）およびビット線選択線
Ｙｌ＝Ｙ−の駆動回路（図示せず）などからなるビット
線選択回路５ｃに供給される。　１００はメモリセルア
レ一部であり、いわゆる折り返しビット、ｌｉｌ　（ｐ
ｏｌｄｅｄ　ｂｉｔ　１ｉｎｅ　）　トＬテ、ヒツト線
対Ｂｌ〜Ｂｍを有しビット線対Ｂｌ〜Ｂ■の各々とワー
ド線Ｗｌ−Ｗ、の二つの交点の一方に１ＭＯ８トランジ
スタからなるメモリセルＭＣが配置されている。各ビッ
ト線にはまたダン−セル（図示せず）が接続されている
。６ＲＦｉメモリセルＭＣからの微小信号の検知回路で
あり、トランジスｆｉ　Ｑｌｍ　Ｑ＊から構成され、回
路２ＲＫより供給される検知回路駆動信号１３凡の指示
により動作する。ゲート回路１０１は各データ線対ごと
に設けられた１対のＭＯＳ）ランジスタを有し、入出力
データ線対Ｉ１０と対ろするビット線対をＭＹｔ”Ｙ＠
の信号に応答して接続するものである・６０は検知回路
、７Ｃは出力増幅回路、８は出力端子である。９はデー
タ入力端子、１０はデータ人カパッファである。なお、
第１図の各回路はダイナミック型である。以下、第１図
の回路の動作を第２図を参照して説明しよう。

まず、行選択制御クロックＩＲが低レベルになると、内
部動作に必要な複数の内部クロックの内１２Ｂのクロッ
クが回路２Ｒにより発生され、信号１凡の立下がりに同
期して線３を介して入力される列アドレス■を回路４几
が取り込み、内部アドレス信号１４几、１４Ｒを発生す
る。このメモリはアドレスマルチ方式で動作するので線
３には、行アドレス■のみがまず入力される。第２図の
６　ＣＥＰ−ＣＩ＞・・・・・◎は後で入力される列ア
ドレスである。

内部アドレス信号１４几、ｒｌｌに応答して回路５Ｒが
動作し、ワード線Ｗ　Ｉ＝Ｗ、０１本、たとえばＷｌが
選ばれる。こうして、選択されたワード線Ｗ１に接続さ
れた複数のメモリセルが読出される。各ビット線にはダ
ミーセル（図示せず）が設けられており、４択されたメ
モリセルが接続されたビット線と対をなすビット線に接
続されたダン−セルが回路５Ｒにより読出される。こう
して％ｎ個のビット線対上に微小信号が読出される・そ
の後信号１３Ｒが低電位になり、各検知回路６几が動作
し、各データ線対の電圧が差動増幅される。この動作を
もって、おおむね、行選択動作が完了する。

その後列選択制御クロックＩＣが低レベル罠なると、回
路２Ｃが信号１２Ｃを発生する。なお、信号１１Ｒは信
号ＩＲの反転信号で、回路２Ｃは信号１１Ｒ，が高レベ
ルのときのみ信号ｌＣの立下が秒に応答するように構成
されている・信号ＩＣの立上がりには、信号１１Ｒのレ
ベルに無関係に回路２ｄは応答する。信号ＩＣの立下が
秒に同期して線３を介して入力される列アドレスＯを回
路４Ｃが信号１２Ｃに応答して取り込み、内部アドレス
信号１４Ｃ，１４Ｃ１−発生する。信号１４Ｃ，１４Ｃ
ＫＺ答して回路５Ｃによりビット線選択線Ｙｓ”Ｙ−の
うちの１本、例えばＹｌが選ばれる。これによって、Ｍ
ＯＳ）ランジスタＱｓｅＱ４がオンになり、データ線対
Ｂｓの信号が入出力データ線対ｌ１０Ｋ転送され検知回
路６Ｃによ妙差動増幅され、その出力がさらに出力増幅
回路７０にと増巾され、出力端子８に読み出しデータ■
が出力される。

通常のモードでは、この後、信号ＩＲ，ＩＣが共に高電
位に戻され、メモリは元の待機状態に戻る。このときの
メモリの信号は第２図に点線にて示されるレベルを取る
。

すなわち、回路２Ｒは信号ＩＲが高レベルになったとき
に行選択動作に関する回路たとえば４Ｒ１５Ｒ，６Ｒお
よびセルアレ一部１００にそれぞれを待機状ＩＩ（すな
わち、プリチャージ状０）にする信号を供給する回路（
図示せず）を有している。

一方回路２Ｃは信号ＩＣが高レベルになると、列選択動
作に関与する回路、念とえば、回路４Ｃ。

５Ｃ，６Ｃ，７Ｃ，ＩＯＣおよびデータ線対工１０にそ
れぞれをプリチャージして待機状態にする丸めの信号を
供給する回路（図示せず）を有している。

一方、ページモード動作では、上記出力端子８に出力が
現れた以降、第２図に実線にて示すように、信号ｌ几は
そのまま低電位状態を保ち、信号ＩＣのみをオン、オフ
させて、列選択動作のみを連続して行なう。

このページモードでは信号１几は低嵯位状態であるから
、行選択動作に係る回路はそれまでの状態、すなわち、
今の例ではワード線Ｗ１が選択さしたがって、信号ＩＣ
が高電位状態になると例え。

ば回路２Ｃ，４０，５Ｃ，６Ｇ、７０などの列選択動作
に係わる回路のみがそれぞれ所定のタイζフグから待機
状態となＬ次の動作に備える。その後信号ＩＣが低電位
になると、前に述べたと同様に回路２Ｃ，４Ｃが動作し
、回路４Ｃが線３を介して入力される次の列アドレスＯ
を取り込み、信号１４０．１４０を回路５ＣＫ、供給す
る０回路５Ｃは信号１４０，１４０に対応した、ビット
線対選択線Ｙ１〜Ｙ、のうちの一本を一択し、これに対
応するビット線対の信号が入出力データ線対ｌ１０Ｋ転
送され、回路７Ｃを経由して出方端子８にデータが出力
される。以後も同様の動作を連続し、列アドレスＯ１Ｏ
・・・・・・ＱＫ力対応九データが端子８に連続して出
力される。ページ七、−ドの終了とともに、信号ＩＣ，
ＩＢがともに高レベルに戻され、メモリは元の待機状態
に戻される・以上述べたようにベージモードでは、行選択動作が繰妙
返されないため１通常より高速の動作が可能となり、こ
の時のアクセス時間は、列アドレスの入力からデータの
出力までの時間１ｃムに等しくなり、この時間ｔｅＡは
通常動作時のアクセス時間（行アドレスの入力からデー
タの出力までの時間）１ｍｉの約１〜−！程度になる・３を友、ページモードで連続読み出しのできる最大のデー
タ数ｊは、常圧異なるアドレスのメモリセルのデータを
読み出すとすると、原理的には列アドレスによって指定
できるビット線対の数ｎと等しい０通常、アドレスマル
チ方式のメモリでは、ビット線対の数ｎとワード線の数
ｍを等しくするため、メモリ全体の記憶容量をＮとする
と、ｊ−８となる。この値は原理的な値であり、他の特
性との関連で適宜変更されうるが１通常ｊ−数十〜数百
の範囲にあり、ページモードではこの数量の異なるデー
タを連続して、上記のアクセス時間で読み出せる。

しかしながら、４子計算機の主記憶装置として使用する
Ｋは、上記したページモードでさえ翫アクセス速度が遅
い。

本発明の目的は、従来のベージモードよりもさらにアク
セス時間の短かいモードで動作のできるメモリを提供す
ることにある・このため本発明では、メモリセルアレーをブロックに分
け、各ブロックごとに、入出力データ線　・を設け、同
じ列アドレスに応答して各ブロックから−りの出力を各
ブロックに対応する入出力データ線に送出する選択回路
と、上記入出力データ線上の信号を直列に出力する並列
直列変換回路を設けた。

以下、実施例によ抄本発明を示す。

（１）　　連続モード第３図において第１図と同じ参照番号のものは第１図の
ものと同じものを示す。メモリセルアレー１００は第１
図と同じ構造のメモリセルのアレーからなる０本実施例
では４つの入出力データ線、対Ｉ１０■〜Ｉ１０■が設
けられ、列選択動作時に、セルアレ一部時選択される。Ｃのため、セルアレー１００は４つめブ
ロック１００■〜１００■に分けられ、各ブロックは同
じ直重のビット線対を有する。ブロックｊ（ｌ≦ｊ≦４
）のビット線対は番号Ｂ■１〜ＢＱ）ｉで表わす、ビッ
ト線対Ｂ■に−３３（ｉｋ（ｌ≦に≦ｉ）の列アドレス
は、下位２ビツト以外は同一になるようにアドレス付け
されている。

本実施例でも、第１図と同様にアドレス１ルチプレツク
スの方法が用いられる。

アドレスバッファ回路４ＣＡは、＠３を介して入力され
る列アドレスの内下位２ビット以外の上位側ビットのみ
を取り込み、これらに対応する内部列アドレス信号１４
ＣＡとその反転信号１４−〇Ａを出力する点で第１図の
回路４ｃと異なる。

これに伴ない、ピッ）１選択回路５ＣＡｒｉ、この内部
アドレス信号１４Ａ、１４ＣＡに応答するようにされて
いる点で、第１１ｇのビット＠凋択回路とＳする。なお
、簡単化のために、ビットＮＪ選択回路５ＣＡとゲート
回路１０１を接続する信号線は図示されていない。

さらに、４つデータ線対Ｉ１０■〜Ｉ１０■に接続して
検知回路６Ｃ■〜６Ｃ■が設けられ、さらにこれらの出
力を選択する回路２０１とこれを１ｔｉｌＵｔｌする回
路５ｚｓと、回路５Ｚ８の出力を増巾する回路７Ｃ８を
回路５ＺＳに選択すべきアドレスを与えるためのバッフ
ァ４　Ｃ’８と、これを起動するパルスを発生する回路
２０′、書込みデータを選択する回路２０３、書込みデ
ータバッファ１０Ｃ８が設けられている点で第３図のメ
モリは第１図のと異なる。

なお、パラクツ４Ｃ’８％選択回路ＳＺＳ、出力増巾回
路７Ｃ８はスタチック型回路にて構成されており、それ
ぞれの回路構成は第４Ａ図〜第４ｃ図に示されてムる。

バッファ１ｏｃｓもスタチック型である。これら以外の
回路はダイナミック型である。

ま九、第１図の出方増巾型回路７ｃはダイナミック型で
あるため、回路２ＣＦｉ、回路７０にこれをプリチャー
ジして待機状態にする信号を信号１　　　　　　′Ｃが
高レベルになるごとに供給回路（図示せず）を有してい
た。第３図では出力増巾回路７Ｃ８Ｆｉスタチツク型で
あるため回路２ＣＡから回路７Ｃ８にこの信号を供給す
る必要がなく、この供給回路を有しない点で第１図の回
路２Ｃと異なるのみである。

回路２Ｃ’は信号ＩＣのレベルが反転するごとに信号Ｉ
Ｃの反転信号１２Ｃ′を出力する回路である。

なお、第３図では、！ｓ１図の検知回路６Ｒ，をそのｔ
ま用いるが、これは簡単化のために図示されずメモリセ
ルアレ一部１００内に含まれているものと仮定する。

以下、第５図を参照して実施例の動作を説明する。

信号ＩＲに応答して行礪択動作が行アドレス［Ｆ］に基
づき、第１図と全く同様に行なわれる。その後、信号Ｉ
Ｃに応答して列アドレスＯに基づく列選択動作が行なわ
れる。

信号ＩＣの立下がりとほぼ同期しであるいは、信号ＩＣ
の立下がりの前に列アドレスＯがｌｓ３に入力され、バ
ッファ４ＣＡに入力される。バッファ４ＣＡは、信号Ｉ
Ｃに応答して発生される信号１２Ｃの立上がり時に、こ
のアドレス（）の下位２ビツト以外の上位側ビットを取
り込み、内部アドレス信号１４ＣＡ、１４ＣＡｔ発生し
、その後、信号ＩＣが高レベルになりバッファ４ＣＡが
プリチャージされるときまで、線３上のアドレスが変化
しても出力を変化しない。

ビット線選択回路５０人はこの内部アドレス信号１４Ｃ
Ａ、１４ＣＡに応答して、ブロック１００■〜■毎に一
つのビット線対、たとえば、Ｂ■１゜Ｂ■１．Ｂ■１．
Ｂ■１を同時に選択するようゲート回路１０１を制御し
、データ線対Ｉ１０■〜Ｉ１０■に信号が送られる。こ
れらの信号はそれぞれ検知回路６Ｃ■〜６Ｃ■によって
差動増幅され、ＭＯＳ）ランジスタＱｓ＝Ｑ−からなる
選択回路２０１に供給される。２Ｃ’は本発明による動
作（以下これを連続モード動作と呼ぶ）させるための複
数のタイシングパルスを信号ＩＣＫ応答して発生する回
路である８図中ではその出力として代表的な信号ＩＣの
反転信号１２０′のみを示し、他は省略しである。アド
レスバッファ４Ｃ’８は、信号１２Ｃ’が高レベルのと
きに＠３を介して入力される列アドレスＯの最下位２ビ
ツトに応答して、内部アドレス信号１４Ｃ′とその反転
信号１４０′を出力する回路でスタチック型回路で構成
されている。

第４Ａ図はアドレスバファ４Ｃ’Ｓの内、アドレス１ビ
ツトに関する部分の例であり、Ｑｔｔ＊　Ｑ１４を駆動
ＭＯ８）ランジスタ、Ｑｔ鵞＋　Ｑｔｓを負荷ＭＯ８）
ランジスタとする２段のインバータ回路となっている。

信号１４０′は線３に入力されるアドレスの１ビツトの
非反転信号で、１４Ｃ’はこのアドレスの反転信号とな
る。ここで負荷トランジスタＱ１鵞ｅＱｔｓのゲートを
信号１２０′によって制御しているのは、信号ＩＣが入
力されないとき、すなわち待機状態でこれらの負荷ＭＯ
８）ランジスタをオフにし、消費電力を低減するためで
ある。

バッファ４０’の内、列アドレスの他の１ビツトに関す
る部分も全く同様Ｋｍ成される。なお、バッファ４Ｃ’
８はスタティック型回路であるが、信号１２０’が高電
位になった時点から動作を開始するので、最初の列アド
レスＯの下位２ビット取り込みは、信号１２０′と同期
して行なわれる。濡号１２０’が高電位に保持され九状
態では線３から入力されるアドレスの変化に応じて回路
固有の遅れ時間（１〜数ｎａｅｃ　）の後に出力１４Ｃ
，１４Ｃが変化する。

デコーダ５ｚＳはバッファ４Ｃ’８の出力に応じテ、Ｉ
ＩＩｚ■〜Ｚ■の１つを選ぶ、ここではアドレスＱＫ応
じてＺ■が選ばれる場合を例示している・第４Ｂ図はデコーダ５ｚＳの内、出力線２■を選択する
部分を示し、トランジスタＱ　■・Ｑ　ｔ　ｓのゲート
に入力される列アドレスの下位９１１２ビツトに対して
ＮＯＲ回路構成になってお秒、内入力が低電位状態で出
力２■に負荷トランジスタＱｌ？を介して高電位を出力
する０本回路もスタティック型であるから、信号１２０
′が高レベルのときには入力アドレスのレベル変化に応
じて出力は直ちに変化する。

デコーダ５Ｚ８の内、出力線Ｚ■を選択する部分も同様
に構成される。第４ＢＩＷにおいて負荷トランジスタＱ
ｔｙのゲートを信号１２Ｃ′で制御するのは第４Ａ図の
場合と同じ理由による。

データ線対Ｉ１０■〜Ｉ１０■の１号が゛それぞれ検知
回路６Ｃ■〜６Ｃ■によりて差動増幅されたときには、
デコーダ５Ｚ８はすでに列アドレス０に対応した＃ｉｌ
Ｚ■を選択しており、回路６Ｃ■の出力がＭＯ８）ラン
ジスタＱｓによって選択され、線２０２ｔ−介して出力
増巾回路７Ｃ８に供給される。

１Ｊ４ｃ図に示すように、出力増幅回路７０８は、ＭＯ
ＳトランジスタＱｔｓｓ　Ｑｔ書からなるインバータ回
路とＱ＊ｏａ　Ｑｔｓからなるプッシュプル回路から構
成されている０本回路もスタチック型であり、回路圏有
の遅れ時間の後、線２０２上の信号を端子８に出力する
。信号１２Ｃ′が負荷トランジスタＱＩ−に印加されて
いるのは第４Ａ図のときと同一じ理由による。

このようＫして、従来と同様に信号ＩＲもしくはＩＣが
低レベルになってからそれぞれＩＲム。

ＩＢＯ時間経過後に、アドレス［Ｆ］、Ｏに対応した最
初のデータ■が端子８に出力される。

その後も信号ＩＲ，ＩＣが低電位に維持され、メモリは
元の動作状態を保持する。したがって、データ線対Ｉ１
０■〜Ｉ１０■にメモリの４つのブロックから読み出さ
れた４つのデータが保持され、検知回路６Ｃ■〜■もこ
の４つのデータを増巾した信号を出力してｉる。

出力増巾回路７Ｃ８の動作が完了してデータ■が出力さ
れるタイミングで次の列アドレスＯが線３を介して入力
される。この列アドレスＯは列アドレスＯとはその下位
２ビツトのみ異なるものである。アドレスＯの下位２ビ
ツトに応答して回路４Ｃ’８の出力１４Ｃ’、１４Ｃ’
が変化し１回路５２８によってアドレスＯの下位２ビツ
トに対応する出力線例えば２■が選ばれる。これによっ
てトランジスタＱ−がオンになり、検知回路６Ｃ■の内
容が出力増巾回路７０８を通して、端子８にデータ■と
して出力される。以後も出力増巾回路７０８の動作完了
ごとに列アドレスＯ９Ｏを入力し、同様の動作を繰返し
て、対応するデータ■、■が順次出力される。この間信
号１２Ｃｔ′ｉ高Ｖペルのままであるので、アドレスＯ
〜（）の上位側ビットをバッファ４ＣＡが取妙込むこと
はなく、その出力１４ＣＡ、１４ＣＡはアドレス０に対
するもののままである。したがって、仁のことは、アド
レスＯ〜（）の上位側ビットは＃！３より入力する必要
がない仁とを示している・したがって、第５図ではアド
レス（）〜（）の上位ビットは入力されないものとして
＃Ｊ３Ｊ：の信号を図示し友。

この連続モードの終了後、信号ＩＣ１１几は高レベルに
戻され、メモリは待機状綿に戻る。すなわちスタチック
型回路４Ｃ’８．５Ｚ８．７Ｃ８Ｆｉそれらへの入力信
号１２０′が低レベルとなることによ秒待機状聾にな抄
、メモリの他のダイナミック型の回路の各々は、回路２
Ｒ又は２ＣＡのいずれかから供給される信号によりプリ
チャージさ以上述べた実施例によれば、連続モードでの
アクセス時間、すなわち、２番目以降の列アドレス０〜
０が入力されてからデータ■〜■が出力２されるまでの
時間ｔｇｌムは、回路４Ｃ’８．５Ｚ８゜７Ｃ８という
わずかの回路の動作速度で決まる九め、しかも、これら
の回路がダイナでツク型回絡と異な秒、プリチャージを
必要としないスタチック型であるため、従来メモリのベ
ージモードのアクセス時間ｔｃムに比べ、１〜１と極め
て小さくな５秒、高速の連続動作が可能になる。ｔた、この高速動作
サイクル時間ｔ　ｇｌｅ　もアクセス時間ｔｇｌＡとほ
ぼ同様になり、従来より１〜ＩＫ短縮される。

５以上、読み出し動作について述べたが、書き込み動作に
ついても、第３図に示すように、データ人力９からデー
タ人カパツファｌ０Ｃ８と、線２０４と、読み出し時の
選択回路２０１と同様の構成を有し、回路５Ｚ８で制御
される選択回路２０３を経て、データ線対Ｉ１０■〜Ｉ
１０■に一対の差動書込みデータが連続的に供給され、
高速の連続書き込みが行なわれる。

（２）連続モードとベージモードの組合せモード以上の
５１！施例では、４つ以上の異なるデータを読み出し／
書き込みする場合ｉ１ｔ、　４つのデータを連続モード
で取り扱り九後、第５図に示すように、信号ＩＲ，ＩＣ
を高醒位に戻しすべての回路を待機状態に復肴させ、再
度連続モード動作を開始する必要がある。したがって連
続モードが断続的にしか実行されないため、多端のデー
タを読出すときの速度を更に改讐する余地を残している
。以下に多重のデータについて連続モード動作が可能な
複数の実施例について述べる。第６図は、連続モードと
ベージモードを組み合わせたモードで動作するメモリの
実施例であり、第６１９において第３図と同じ参照番号
のものは４Ｘ３図と同じものをさす、なお、第６図では
、データの書込みに関する部分は簡単化のために図示さ
れていない。

第６図は第３図と主に次の点で異なる。

切り離し用ＭＯ８）ランジスタＱ　１　？〜Ｑ１４とデ
ータを一時記憶するダイナ（ツク型のラッチ回路６Ｃ■
“〜６Ｃ■“が設けられ、第３図の回路の回路２Ｃ’の
代りに回路２Ｃ’Ａが用いられている。

ラッチ回路６Ｃ■〃〜６Ｃ■“は種々の構成が考えられ
るが、その−例は後に第１３図で説明される。

回路２Ｃ’Ａは信号ＩＣの最初の立下がりに応答してそ
の反転信号１２Ｃ′を出力する点では、第３図の回路２
Ｃ’と同じであるが、その後の信号ＩＣのレベル変化に
は、信号１１几が高レベルの間は応答しない点で第３図
の回路２Ｃ’　と異なる。

さらに１回路２Ｃ’ＡＦｉ、信号ＩＣの立下がり後所定
の期間経過して高レベルとなる信号１５Ｃを出力する点
で第３図の回路２Ｃ’と異なる。

トランジスタＱ意テ〜Ｑ　１４は検知回路６Ｃ■〜６Ｃ
■の検出データがラッチ回路６Ｃ■“〜６Ｃ■“に取秒
込まれた後信号１５Ｃの制御によりオフとされラッチ回
路６Ｃ■“〜６Ｃ■“を検知回路６Ｃ■〜６Ｃ■から切
り離す機能を有する。

第７図を参照して、第６図のメモリの動作を説明する。

第１組のアドレスの先　アドレスＯによりデータ線対Ｉ
１０■〜Ｉ１０■ヘデータが読み出されるまでの動作は
、第６図の実施例と同一である。

検知回路・６Ｃ■〜６Ｃ■Ｆｉ対応するデータ線対Ｉ１
０■〜■の電圧を差動増巾し、増巾結果に応じて、一対
の異なるレベルの信号ｔ？検出データとして出力する。

検知回路６Ｃ■〜６Ｃ■による差動増幅動作が終了する
時点で、信号１５Ｃが高電位状態になり、トランジスタ
Ｑｓｙ〜Ｑ口を介してラッチ回路６Ｃ■“〜６Ｃ■“は
検知回路６Ｃ■〜６Ｃ■の各から出力される１対の信号
に対応した状態にラッチされる。ラッチ回路６Ｃ■“〜
６Ｃ■“の出力の一つ、たとえば６Ｃ■“の出力がアド
レス０に応答する選択回路により選択され、出力増巾回
路７０８よりデータ■として出力される。この後、線３
を介して入力される列アドレスをアドレス０〜Ｏに順次
変更することにより、ラッチ回路６Ｃ■“〜■“の出力
に基づき、連続モードで予想される。

本実施例では、この連続モード動作と並行してページモ
ード動作を開始させるために、ラッチ回Ｍ６Ｃ■“〜６
Ｃ■“へのラッチ動作の完了後、信号ＩＣを高電位状態
にする。この結果、回路２Ｃ’Ａによって信号１５Ｃを
元の低電位に戻し、トランジスタＱｌ？〜Ｑ１４をオフ
することによりラッチ回路６Ｃ■“〜６Ｃ■“を検知回
路６Ｃ■〜６Ｃ■から切抄離すと同時に、従来例のペー
ジモードの場合と同じく、信号ＩＣの高レベルに応答し
て回路２ＣＡにより列選択動作に係わる回路、すなわち
、バッファ４０人とビット線選択回路５ＣＡおよびデー
タ線対Ｉ１０■〜■、検知回路６Ｃ■〜■をメモリの待
機状態に復帰させる。

この列選択用回路の復帰動作を開始したとき、この復帰
動作とは無関係にアドレスＱＶｃついての連続モード動
作を行うため、出力増巾回路７Ｃ８がデータ■を出力し
九タイミングで線３を介して次の列アドレスＣ２を入力
する。九だし、アドレス０の下位２ビツトのみ入力すれ
ばよい、何故なら、バッファ４ＣＡは信号ＩＣＯヶ上り
に伴ない、待機状態にされているの５で、線３上のアド
レスに応答しない状態にある。したがって、アドレスＯ
の上位ビットは入力する必要がない、このことは後に説
明するように１後続の列アドレスＱ、（０の入力のとき
も同じであり、その結果、アドレス（）〜（）の各々の
上位ビット内アドレス（ｐの上位ビットのみ入力すれば
よいことにな４、ｆ＊、信号ＩＣが高レベルになってい
る閣も連続モード動作を可能にするため、回路２Ｃ’Ａ
は、信号１１Ｒが低レベルの間は信号ＩＣが高レベルに
戻っても信号１２Ｃ′を高レベルに保持する。

こうして、列選択用回路の復帰動作と並行してアドレス
Ｃ２の下位２ビツトに基づいて連続モード動作が行なわ
れ、データ■が読出される。出力増巾回路７Ｃ８がデー
タ■を出力し、アドレス（）に基づき連続モード動作を
開始する時点で列選択動作に関する回路の復帰動作が完
了したと仮定すると％仁の時点から友だちに次の列選択
動作を開“始させる丸め、この時点から信号ＩＣを再び
低電・・・・・・の先頭アドレスｅの取り込みを開始し
危い、このためには線３を介してアドレス■の−取り込
みとアドレスＯの取抄込みを同時に行う必要がある。連
続モード動作には列アドレスの下位側２ビツトのみを用
いればよいので％ａ３の下位側の２本を介してアドレに
σ）の下位１ｍ２ビツトを外部より送秒、ｓ３の残りの
線を介してアドレスｅの下位１１２ビツト以外の上位側
ビットを入力する。゛アドレスＯの下位０１２ビツトによる連続動作が終了す
ると、アドレスＣ）ＩＫついても同様にその下位＠２ビ
ットのみが＠３を介して入力される。

て列愚択動作を行ない、入出力データ線対ｌ１００〜■
の電圧が変化し、検知回路６Ｃ■〜■が動作する。信号
ｌＣを低レベルに戻してから検知回路６Ｃ■〜■の動作
が完了するまでにアドレスＱ、Ｃ３１に対するデータ■
、■の出力を出力増巾回路７Ｃ８が完了すると仮定する
と、検知回路６Ｃ■〜■の動作完了時に古び信号ＩＣが
高レベルにされ、かつ言号１５Ｃが一定期間高レベルと
基づき読出されたＩ１０線Ｉ１０■〜■のデータがラッ
チ回路６Ｃ■′〜６Ｃ■”に取り込まれる。

続動作が開始され、データσ）、０・・・が端子８に読
出されることになる。

□　　うために、信号ＩＣを低レベルにするとともに網
３のと位叫の線にこの第３の組のアドレスの先頭以下同
様の動作が繰り返される。

このようにして連続モードとページモードを組合せたモ
ードで連続的にデータが読出される一〇のデータの読出
しが完了したときに、信号ＩＣ。

１Ｒがともに高レベルにされ、メモリ内の回路はすべて
待機状態に戻される。

以□上述べたように、本実施例では、信号ＩＣが低レベ
ルになるごとに倹妬回路６Ｃ■〜■の動作完了までの動
作を行ない、上記の動作によって４ケのデータが生じる
ごとにこれらを連続して端子８に出力する。こうして端
子８からは、切れ目なく連続してデータが取り出せる。

上記は読み出しだけの動作であるが、書き込みについて
も同様に行なえることは１５までもないなお、書き込み
の場合は、書き込むべきビットのアドレスが動作中に変
化するとまずいので、書き込みアドレスは次のページモ
ードのサイクルに入力するようにすればよい。

の下位１ｊ１１１２ビツトの取秒込み時に取り込むよう
にしてｉるが、これはメモリの動作速度、あるいは設計
によって種々変化する−のであり、この実施例に限定さ
れなｉ、ｔた、連続読出しの数にも４ケに限定されず、
種々変更できることＦｉｌうまでもない、ｆた、ページ
モードのサイクル時間ｔｅａと、連続動作時のサイクル
時間’　ｇｇｅの間に、ｔｃｃ＜ｋ　＋＋　ｔ、、ｃの
関係を持念せておけば、時間的な隙間なしに連続して％
　ｋ個以上のデータを連続して取り出せる。なお、たと
え１　ｅｅ＞　ｋ−’ｚｓｅであったとしても、時間的
な隙間がわずかできる程度であり、本実施例の有効性を
そこなうものではない。

本Ｓ施例によって、高速で連続して読み出し／瞥き込み
の出来るデータ量は、ページモードの数をＪとするとｊ
ｘｋとなり、前に述ぺた実施例に比べ大幅に増大する。

すなわち、本実施例によって従来のページモードとほぼ
同様の動作形式で、１かつｉ−百の高速連続読み出し／１１Ｉき込みが可能と
なる。

上述した連続モードと、ページモードの組合せモードの
動作はダイナミック型回路にて構成されるメモリにおい
て屯実現可能である。

この実施例の説明の萌に、ダイナミック型回路のみから
なり、第３図のメモリと同じく連続モード動作のみをす
るメモリの概要を説明する。

第８図は、第３図のバッファ４Ｃ’８．選択回路５Ｚ８
．出力増巾回路７０８がそれぞれダイナミック型を有す
るバッファ４Ｃ′、選択回路５Ｚ。

出力増巾回路７Ｃ罠よゆ置換さ孔ている点および瀉３図
のパルス発生回路２ＣＡ、２Ｃ’がそれぞれパルス宅生
回路２ＣＤ、２Ｃ’ＢＫ［ｆｌｌ！！されている点で、
第３図のメモリと主に異なる。なお、第３図で示された
入力データ用バッファ１００８もダイナミック型回路に
置換されるが、第８図ではデータの書込みに関する部分
は簡単化のために向示されていない。

回路２ＣＤは、信号ＩＢが低レベル、つまり信号１１）
Ｌが高レベルにあるときのみ、信号ＩＣの立下がりに応
答して信号ＩＣの反転信号１２Ｃを出力する点で第３図
の回路２ＣＡと同じであるが。

信号ＩＣの立上がりに応答して、信号１２のレベルを反
転する動作と、このとき列選択動作に関係する回路をプ
リチャージするための信号を発生する動作を信号１１Ｒ
が低レベルのときのみ行う点で第３図の回路２ＣＡと異
なる０回路２Ｃ’Ｂは信号ＩＣのレベルが反転するごと
に反転出力１２Ｃ′のレベルを変化させる点では第３図
の回路２Ｃ′と同じであるが、信号ＩＣがｅｋ、がるご
とにバッファ４Ｃ’％選択回路５Ｚ１出力増巾回路７Ｃ
を待機状態にするためのプリチャージ信号を発生する点
で第３図の回路２Ｃ’　と主に異なる。

第８図のメモリの動作は、第９図のタイムチャートから
４分かるように、列アドレス［Ｆ］による列選択動作お
よび行アドレス（）による行選択−作の円、最初のデー
タ■が出力されるまでの動作は第３図のメモリと全く同
一である。

本メモリでは、出力増巾回路７ｃがデータ■を出力した
時点で、信号ＩＣが立上げられる。これに伴ない、回路
２Ｃ’ＢＫよ妙バッファ４Ｃ’、Ｊ？択回路５Ｚ、出力
増巾回路がプリチャージされ待機状憧に戻される。この
とき信号１１Ｒは高レベルであるため、回路２ＣＤは信
号ＩＣの立上りには何ら応答しない。したがって、バッ
ファ４ＣＡ、リチャージされることなく、それまでの状
轢を保持している。

最初のデータ■が出力増巾回路７Ｃから出力された時点
で、信号ＩＣが立上げられ、仁の立上がりに応答して回
路２Ｃ’Ｂは連続モードに関連する回路４Ｃ’　、５Ｚ
、７Ｃをプリチャージして待機状轢にする信号（このた
めの信号線は図示せず）を発生するとともに、信号１２
Ｃ’を低レベルにする・これらの回路が待機状轢に戻る
前に、次の列アドレス◎の下位２ビツトが線３を介して
入力される。なお、このとき、アドレＱの上位ビットが
９３より入力されても、回路４ＣＡｒｉこれに応答しな
い状軽にあるので、線３を介してこれらの上位ビットは
入力しても意味がないことは明らかである。上の待機状
態への復帰が終ｒＬｆ時点で信号ＩＣが低レベルにされ
る。これに応答して、回路２Ｃ’Ｂは上記プリチャージ
信号の送出金止め、信号１２Ｇ”！−高レベルにする。

バッファ４Ｃは、信号１２０′の立上が秒時にアドレス
ω）の下位２ビツトを取り込みこれに対応する内部アド
レス信号１４Ｃ’　、１４Ｃ’を出力する。

この後、アドレス（）の場合と同じようにして、検知回
路６Ｃ■の出力が選択回路５Ｚによね選択され、出力増
巾回路７Ｃからデータ■が出力される。以下同様にして
アドレス（Ｑ、■）の下位２ビツトが＋ｌ１次入力され
、　Ｉｌ１次データ■、−■が出力される。その後、信
号ＩＣ，ＩＲとも旨レベルにされ、回路２Ｒは信号ＩＲ
の立、ｉ：吟に応答して、行４択に関連する回路５Ｒ、
セルアレー１００等をプリチャージして待機状轢に戻す
。このとき信号１１Ｒは低レベルになり、回路２ＣＤＦ
′ｉ信号１１Ｒの低レベルと信号ＩＣの高レベルに応答
して、列選択に関連する回路４ＣＡ、５Ｃ，６Ｃ■〜■
をプリチャージする信号を発生し、さらに信号ｔＺＣを
低レベルにする。

このようにして、ダイナミック型の回路を用いて連続モ
ードでデータ■〜■を読出すことができる。第３図の、
スタチック型の回路を用いて連続モードをするメモリと
は、連続モードに関連する回路を、一つのデータが出力
されるごとにプリチャージして待機状懸に戻す点で異な
ると考えてよい、したがって、連続モードとページモー
ドの組合せモードで動作するメモリも第１０図に示すよ
う罠第６図を基にして容易に構成される。

第１０図のメモリは、第８＠にて用いられたダイナミッ
ク型を有す冷、バッファ４Ｃ′、選択回路５Ｚ％出力増
巾回路７Ｃが用いられ、第８図のパルス宅生回路２ＣＤ
にかえ第６図で用いられたパルス福生回路２ＣＡと、第
１１図にその詳細が示される回路２ＣＥが用いられ％第
６図のパルス発生回路２Ｃ’Ａにかえ信号ｉｃｔ”ｃｚ
答して信号１２０′等を艶生するパルス発生回路２Ｃ’
Ｄおよび回路２０Ｅの出力に応答して信号１５Ｃを発生
する回路２Ｃ’Ｄが用いられている点で、第６図のメモ
リと異なるのみである。

回路２ＣＥは信号ＩＲが低レベルにあるとき罠信号ＩＣ
に応答して信号ＩＣ’を出力する回路で、信号ＩＣ′は
第１３図に示すように信号ＩＣの最初のα下りに応答し
て立下る（期間Ｉ）とともに１この最初の立下りを含め
て信号ＩＣが４回立下がる期１…内に一回づつ立下がる
（期間■〜■）、なお、後述するように信号ＩＣ’は信
号ＩＣの総を下がり回数の１７４の回数だけ立下がれば
よく、期間■での立下がりは必ずしも必要でない。なお
ここで４又は１／４ｆ′ｉ、それぞれ連続モードで読出
すデータ数ｋ又はその逆数を表わす。

第１１図で２０２，２０３は信号ＩＣを１／４（すなわ
ち１／ｋ）に分間するための回路であり、ここでは艮〈
知られているＪＫ型のフリップフロップを用い九例を示
している・他の型のたとえばＤ型フリップフロップなど
を用いて構成することも勿論可能である。なお、上記Ｊ
Ｋフリップフロップは、クロックパルスＣｐとして入力
したＩＣ０ｔち下り部で状暢が反転するものを用いてい
る（Ｎｅｇａｔｉｖｅ　）ｊｕｄｇｅ　’ｌ’ｒｉｇｇ
ｅｒ　Ｔｙｐｅ　）。

２０４Ｆｉ動作の開始時を認識するＳＲ型ラフリップフ
ロップあり、８．Ｈの入力信号の亡ち上り部で状輻管反
転するようになっている。なお１、各７リツプフロツプ
において、メモリ動作が途中で中断されるような場合に
も次のサイクルでは正常動作を開始するように％これら
を初期状暢にリセツ・ト（Ｏｒ上セツトする機能につい
ては省いている。

以下の実施例においても同様である。２０５はインバー
タ、２０６〜２０９はＡＮＤ回路、２１０はＯＲ回路で
ある。

クリップフロップ２０４の非反転出力２１８ｆｌ信号Ｉ
ＲとＩＣが共に高電位にな？たとき立ち上がり（動作の
終了時）、動作を開始して（ＩＲが低電位）信号ＩＣが
最初に立ち上がる時点でｔち下がる。７リップフロップ
２０２０反転出力２１２とフリツプフロッグ２０３０非
反転出力２１３と、信号２１８およびフリップフロップ
２０４の反転出力２１９とに対してゲート２０８〜２１
０で論理操作を行なめ信号ＩＣ’を形成する。

この結果、第１２図に示すように、信号ＩＣの最初の低
レベルの期間■および信号ＩＣが３＋４α回目（α＝０
．１．２・・・）に低レベルになるときから信号ＩＣが
５＋４α回目に低レベルになり始めるまでの期間■〜■
において信号ＩＣ’は低レベルになる。

この信号ＩＣ’は回路２ＣＡに入力される。第６１９で
は回路２ＣＡに信号ＩＣが人力されていたが、第１Ｏ図
ではこの信号にかえ、信号ＩＣ’が回路２ＣＡに入力さ
れる。

薗＃１８２Ｃ′Ｄは信号１５Ｃを発生する回路部分を有
しない点で第８図の回路２Ｃ’Ｂと異なるのみであり、
回路２Ｃ’Ｅは、第８図の回路２ＣＡの内、信号１５Ｃ
を発生する部分からなり、信号１５Ｃを回路２ＣＥの出
力ｌＣ′に応答して発生するように回路２０Ｈに接続さ
れている。　　　　−さて、第１３図はラッチ回路６Ｃ
■〃の構成例の一つであり、他の６Ｃ■“−６Ｃ■“も
同様に構成されることは宵うまでもない、ｔた、ここに
示した回路は、前にも述べたように、第６図のメモリに
も適用できる。第１３図に示すように、トランジスタＱ
Ｌ１．ＱＬ！および容量Ｃｔｌ、　ＣＬＩで構成される
。ここで、信号１５Ｃが高電位になるとトランジスタＱ
！ＩＩ　Ｑ＊＊はオンとなり、ノード■。

［Ｆ］に６（ＤＩの出力信号が伝達され、信号１５０が
低電位になるとトランジスタＱｍｓ＊　Ｑｔ＊はオフと
なり、上記の信号は、ノード■、［Ｆ］に閉じこめられ
、容量ＣＬｌ　ｅ　Ｃｔ、＊にそれぞれ、電荷の形で保
持される。すなわち、Ｓｏｌの出力信号をラッチする。

このとき、［有］、［Ｆ］の信号はそれぞれ、他方の反
転信号となっており、■、［Ｆ］の信号に従って、トラ
ンジスタＱＬＩ＠　ＱＬＩのいずれかがオンとなり、■
が高電位（すなわち、［Ｆ］は低電位）のときは、トラ
ンジスタＱＬＩがオン％ＱＬ■はオフになり２０１に高
電位が％［有］が低電位（すなわち、［Ｆ］は高電位）
のときは、トランジスタＱＬＩがオフ％Ｑ１．！はオン
になり、ｚｏｌに低電位が出力される。

以上説明し念ように、トランジスタＱＬＩＩＱＬＩは同
時にオンすることはなく一無駄な電力消費はしないよう
になっている。ｔた、信号１ｓｃｃよってのみ、ラッチ
される信号は変化するようになっており、この回路を待
機状態に戻すための信号は特に必要としない、なお、こ
のラッチ回路を正常に動作させるため、６Ｃ■〜６Ｃ■
の回路は、容量ＣＬＩＩ　Ｃｔ、＊への充放電に必要な
駆動能力を有する必要のあることは勿論である。

５第１４図を参照して、第１０図のメモリの動作を説明
する。

信号ＩＲが低レベルにあるときに、信号ＩＣが初めて低
レベルとなると、それと同期して信号ＩＣ’が低レベル
となる。この信号ＩＣ’の最初の立下がりに応答して、
第６図の場合と全く同様に列選択動作が行なわれ、ラッ
チ回路６Ｃ■“−６Ｃ■“に検出されたデータがセット
される。一方、信号ＩＣの立下がりに応答して回路２Ｃ
’Ｄはバッファ４０’％選択回路５Ｚ１出力増巾回路７
Ｃのプリチャージを中断し、信号１２Ｃ′を高レベルに
する。この信号１２０′の立上がりに応答して、第８図
の場合と全く同様にしてアドレス（■〜（）の下位２ビ
ツトに基づく連続モード動作が開始され、データ■が端
子８から読出される。

この６Ｍ０８）ランジスタＱＩＴ〜Ｑｓ４をデータ線対
Ｉ１０■〜■にデータが読出された時点でオ／とするた
め、信号１５０を列選択動作の開始と同期して高レベル
にする回路２Ｃ’Ｅが設けられてい行するために、信号
１０が最初に立上がったときに信号ＩＣ’が立上げられ
、これに応答して回路２ＣＡｄ列選択動作に関する回路
４ＣＡ、５ＣＡ。

６Ｃ■〜■をグリチャージ待機状態に戻す信号を出力す
る。

この待機状態への復帰動作の実行中に、信号ＩＣが繰り
返し変化され、第８図と同じようにしてアドレス（）〜
（）に蟇づく連続モード動作が続けられる・ここでは列
アドレスＯに基づく葎続モード動作を開始する前に上述
の復帰動作が完了したとする。アドレスＯの下位２ビツ
トを１１ｉ！３ビツトが線３の上位側の線を介して入力
される。

き、アドレスＯによる連続モード動作がこれと並行して
行なわれる。以下、第６図の場合と同様にしてページモ
ードと連続モードとが並行して実行される。第１０図の
場合、連続モード動作に関する回路４Ｃ’　、５Ｚ、７
０がダイナミック型回路であるため、列アドレスｏ−Ｑ
の各々の下位２ビツトに応答して連続モード動作が完了
するごとに第８図と同じようにこれらの回路を回路２Ｃ
’ＤＫよりグリチャー１ジして待機状ＩＦＢＫする動作
が必要となる点で第１０図のメモリの動作は第６図のと
異なる。

したがって、第１０図のメモリは、このプリチャージ動
作に要する時間だけ＠６図のメモリより動作速度が遅い
が、全ての回路がダイナミック型であるため、第６図の
メモリより消ｇＮ亀力を小にすることができる。このこ
とは第３図と第６図のそれぞれのメモリの比較について
も畔える。

（３）行連続モード以上の実施例によって、前にも述べたように、ｊｘｋの
データを高速で連続的に収り機うようになったが、この
データ量は１ケの行選択アドレスで指定した範囲に限ら
れる・次の実施例は上記の概念、すなわち連続動作時に
他の回路を動作せしめ、単に切れ目なし連続動作させる
概念をさらに広げ、行選択、列選択の両動作を行なわせ
るようにし、メモリの全データを高速で連続して読み出
せるようにしたものを説明する。第１５図はその実施例
であり、第１０図の実施例と同様、ダイナミック型回路
にて構成されるメモリの例である。

同図で、第１０図のパルス発生回路２０ＥＫ換え、第１
６図に詳細が示される回路２０Ｆが用いられ、回路２０
Ｆによって形成される信号ＩＣ“。

１凡′がそれぞれ２０入、２ＦＬＫ第１０図の信号ＩＣ
’、ＩＲの替りに入力されている点で、第１０図のメモ
リと異なる。

回路２０Ｆは信号ＩＲが低レベルにあるときに信号ＩＣ
Ｋ応答して、信号ＩＲ’、ＩＣ”を出力する回路で、信
号ＩＲ’は、第１７図に示すように、信号ＩＲの最初の
立下がりに応答して立下がる（期間Ｉ−几）とともに、
この最初の立下がりを含めて信号ＩＣが４回を下゛がる
期間内に１回づつ立下がるｃ期間■−几〜Ｖ−Ｒ）。

信号ＩＣ″も、ＩＲ’と同様にＩＣの最初のｔ下がりに
応答して立下がるｃ期間Ｉ−Ｃ）とともに、この最初の
立下がりを含めて信号ＩＣが４回立下がる期間内に１回
づつ立下がるＣ期間■−ｃ〜Ｖ−Ｒ）が、信号ＩＲ’　
とは第１７図に明らかなように、低レベルにある期間が
信号ｌ几′はＩＣの２周期分であるのに対し、信号１ｃ
“は舊号ＩＣのｌｌｉ！ａ朗分である点で異なる。なお
、この時間関係は高速の連続動作（Ｏ〜０）かに＝４個
の場合の例であり、ｋの数ＫＮ応して適宜ｆ更されるこ
とは言うまでもない。

ま念、信号１’Ｒ’、ＩＣ“は信号１ｃの総立下゛がり
回路の１／４の回数だけ立下がればよく、期間Ｖ−）ｔ
、Ｃの立下がりは必ずしも必要でない。

なお、ここで、４又は１／４はそれぞれｋまたは１／ｋ
を表わす。

第１６図では、第１１図に示した２０Ｅ回路と同一部品
は同一番号で示しており、ＡＮＤ回路２２２、ＯＲ回路
２２４が追加され、また２人力ＯＲ回路２１０が３人力
の０几回路２１０′で置換されている点で異なる。

フリップフロップ２０２〜２０４は的に説明したのと同
一の動作を行ない、これらの出力に対して、ゲート２０
８〜２１０’　、２２２，２２４で論理操作を行ない、
既に説明した信号ＩＲ’、ＩＣ“を形成する。この結果
、ＩＲ’は第１７図に示したように、信号ＩＲが低レベ
ルになってから、信号ＩＣが最初に立上がるまでの期間
ｌ−几、および信号ＩＣが（３千４α）回目（α＝０．
１．２−）に低レベルになってから、ＩＣが（５＋４α
）回目に低レベルになり始めるまでの期間Ｉｆ−Ｒ〜■
−Ｒにおいて、低レベルになる。また、信号ＩＣ＃は、
信号ＩＣの最初の低レベルの期間１−ＣおよびＩＣが４
千４α回目に低レベルになってから、ＩＣが５千４α回
目に低レベルになり始めるｉ　テ（ＤＭ関Ｉｆ　−Ｃ〜
■−Ｃにおいて、低レベルトなる。

以上によって形成された信号１几′は回路２凡に１信号
ＩＣ“は回路２ＣＡに入力される。すなわち第１０図で
は、信号１几が回路２Ｒに、信号ＩＣ’が回路２ＣＡＫ
入カされたＯＫ対し、第１５図では信号ＩＲ’が回路２
Ｒに、信号ＩＣ“が回路２ＣＡに入力される。

第１８図は、本メモリの詳細動作波形を示しているが、
第１０図のメモリでは、連続モードとページモードが並
行して行なわれ九のに対し、本メモリは、連続モードと
通常の行および列の選択動作が並行して、連続的に行な
われる点が第１Ｏ崗のメモリと異なる。トランジスタＱ
、７〜ＱＩ４の回路までは、通常の行、列選択のメモリ
動作が、それ以降は連続モードがそれぞれ並行して連続
的に行なわれる。

信号ＩＲが低レベルになると１）ｔ′が低レベルになり
、これに応答して、第１図と同様にしてアドレス人力■
に基づく行選択動作が行なわれる。

次いでＩＣが低レベルになるとＩＣ“が低レベルとな妙
、第１０図と同様にアドレペロ）の上位ビットに基づく
列選択動作が行なわれ、ラッチ回路６Ｃ■“〜６Ｃ■“
に検出されたデータがセットされる。その後、ＩＣが最
初に立ち上がる時点で、ＩＲ’ｌｌＣ”は立ちとがり、
これに応答して回路２Ｒ，，２ＣＡによ１次の行、列選
択動作に］膚えるべく、これらの動作に係わる回路を第
１Ｏ因と同様にして、待機状態への復帰動作を実行する
。

一方、信号ＩＣに応＃して、◎〜ｑ）の下位２ビツトに
基づく連続モード動作が、第１０図と同様にして行なわ
れ、データ■〜■が端子８から連続して読み出される。

ここで、第１０図と同様（多に基づく連続モード動作開
始萌に、萌（述べた行、列選択動作に係わる回路の復帰
動作が完了したとする。アドレス炬）が入力されるとき
に、ＩＲ′がＩＣＫ応答して、立ち下がり、９と同時に
線３を介して入力される次の４つのアドレスの組の行選
択アドレスΦ′に基づく、行選択動作が開始される。こ
のとき、ｅによる連続モード動作は並行して行なわれる
０次いでアドレス０が入力されるときに、ＩＣ’がｌＣ
に応答して、立ち下がり上と同様にして、列選択アドレ
スＯ′に基づく列選択動作が開始される。このとき、炬
）による連続モード動作は並行して行なわれる。このよ
うにして、［Ｆ］′。

Ｏ′に基づく行、列の選択動作を完了すると、的と同様
にして、６Ｃ■“−６Ｃ■“に検出されたデータがセッ
トされる。

以下、同様にして、行、列の選択動作と連続モード動作
とが並行して行なわれる。

さて１本実施例では、行アドレスをＯなどのの位相で入
力すると（）で入力すべき連続動作に必要なアドレスの
入力が不可能になるが、これについては、行アドレスの
数が列アドレスの数より少ないメモリを構成すれば問題
ない、ま友、両者の数をそろえる必要のある場合は、Ｏ
の入力時に、Ｏの分を入力線３の上位ビットを用いて一
度に入力するようにすればよい、すなわち、これまでに
述べた実施例では、連続動作のアドレスを順次入力する
方式であつ九が、これをまとめて−雇に入力する方式で
ある。

さらにデータのアドレスの方法に関して、以上に述べた
実施例では、連続して取り出すデータは行アドレスが共
通で、列アドレスのみが異なる方法を主体に説明して来
たが、これは本発明の本質的な鳴のでなく、たとえば、
列アドレスは共通で行アドレスのみが異なり、したがっ
て（■〜（■のアドレスは行アドレスとして入力する方
法や、行、列相互のアドレスが混在する方法など、いず
れの実施例においても変更可能なことは言うまでもない
。

〕ここで述べた実施例により、データ数の制限なく（但し
メモリの全容量の範囲内で）連続動作が可能となる。こ
れによって、メモリをあたかも高速のシフトレジスタの
ように使用することも可能になる訳である。ｔたここで
はグイナＺツク型の方法について述べたが同様の考えに
より、第６図で説明したようなスタティック型において
もベージモードのみでなく、ごく通常のメモリ動作と連
続動作を組合せ可能なことは「うまでもない。

（４）変形例以上の実施例での連続モードでは４つのデータを読出す
順序はアドレス（）−（）の下位２ビツトによりランダ
ムに指定できるが、この順序を予じめ固定しておく構成
本可能である。

このためには、たとえば、第８図選択回路５Ｚにかえ、
入力信号１２０′が高レベルになるごとに出力ＭＺ■か
ら■の順に出力線を選択するように構成されたデコーダ
５ＺＡを用いればよい０選択回路５ＺＡとしては、たと
えば、ば号１２Ｃ’が入力されるごとに選択を指示する
ためのパルス、。

が順次転送される４段のシフトレジスタであって、各段
が直接線２０〜■に接続されたもの、もしくは信号１２
Ｃ′を分間して、線Ｚ■〜２■を順次選択する信号全出
力するフリップフロップ回路などがある。第１９１ｇに
示すように連続モードで４つのデータを固定の順序で碑
出す他の例として、デコーダ５Ｚと選択回路２０１にか
え検知回路６Ｃ■〜６Ｃ■の出力が並列にセットされ、
信号１２Ｃ′によってシフト動作をする４段のシフトレ
ジスタＳＲを用い、その出力を出力増巾回路７Ｃに接続
してもよい、これによっても信号１２Ｃ′が発生するた
びに、出力増巾回路７Ｃにデータが一定の順序で転送さ
れ、出力端子８から連続してデータを取り出せる。

以上の例では、連続モードで取り扱う４つのデータの＠
番は固定である丸め、ｔｌＸ８図等で、この順番の指定
に要した列アドレスの下位２ビツトが不要となり、メモ
リの入出力端子（／（ツケージのピン数）低減に寄与さ
れる。なお、連続モードで読出すべき′４つのデータの
最初のデータを指定する九めに、最初のデータの列アド
レスの下位２ビツトのみ入力し、その後は、この最初の
データにつづく三つのデータを固定の順序で読出すよう
にデコーダ５Ｚと選択回路２０１を構成することもでき
る。九とえば、第１９図のシフトレジスタＳＲを鳴期的
にＩ！！！１回する構成にして、と記先頭データの指定
の箇所から出力するようにしておけばよい。

これらの変形例では予じめ出力されるデータ順が固定さ
れているため、前述の第８図の実施例よりさらに高速動
作が可ｄヒになる。

さて、以上の各実施例では読み出しと書き込み□の各動
作は個別々に行なわれたが簡単な改良により読み出しと
書き込みの種々の組合せからなる動作が可能となる。た
とえば、同時に両動作を行なわせしめたり、あるいは連
続動作中の一部のアドレスにのみ書き込みを行なったり
することが可能となる。以下、これらを実施例に基づい
て説明しよう。

第２０図において、信号ＩＷｒ！読み出し／書き込ミノ
制御をする外部からの制御クロックであり、ここでは高
電位状轢で読み出し、低電位状態で会き込みを行なうよ
うになっている。２Ｗは、パルス発生回路２Ｒや２Ｃ（
ともに例えば′１１ｇ１図参照）と同様に１メモリ内部
の動作に必要な複数のタイミンクパルスを発生する回路
であり、主として読み出し／書き込みの動作制御に必要
な部分に供給される。ここでは次に述べるバッファＧ■
〜Ｇ■に供給する信号１２Ｗを代表例として示している
。

バッファＧ■〜Ｇ■は信号１２Ｗと萌に述べたデコーダ
５Ｚ（第８図）の出力Ｚ■〜Ｚ■との論理積をとり、選
択回路２０３の選択用ＭＯ８）ランジスタＱ　ｓ　ｓ〜
（ｈｓを制御するＡＮＤ回路でこの回路の制御圧より六
方端子９がらバッファＩＯＣを経て来る入力データが共
通入出力データ線対工１０■〜■の一つに供給される。

なお、同図では簡略化の九め共通入出力データ線対Ｉ１
０■〜■、僅込みデータ線２０４などの信号は１本の線
として、表示し、これに伴ない各データ線対Ｉ１０■〜
■に対する選択ＭＯ８）ランジスタもＱ！３〜Ｑ！・に
示されるごと　１ケのみ表示しである。−一一第２１図
の動作波形を参照するに、図の（）〜Ｏで示し良信号Ｉ
Ｃの低レベルの期間に第８図と同じようにそれぞれ列ア
ドレス（）〜（）が入力される。信号ＩＷが低電位のと
きは、回路２Ｗは信号ＩＣの立下が秒に同期して信号Ｉ
Ｃの反転１言号１２Ｗを発生する。さて信号１２Ｗと信
号Ｚ■〜Ｚ■はＡＮＤ回路Ｇ■〜Ｇ■によって論理積が
取られ、信号１２Ｗが発生するとその時点でバッファ４
Ｃ（第８図）に入力されている列アドレスの下位２ビツ
ト対応してＭＺ■′〜Ｚ■′のうちの１本が選ばれ、バ
ッファＩＯＣの内容が選択　　　　　□回路２０３を介
して共通入出力データ線対Ｉ１０■〜■の一つに転送さ
れ、データ線対のと圧が書込みデータに依存して変化さ
れる。その後このデータ線対の電圧に基づき従来と同様
にメモリセルにデータ書込みが行なわれる。

信号ＩＷが高レベルのときは信号１２Ｗが低レベルとな
り、書込みは行なわれない、したかって信号ＩＷのレベ
ルを変化するのみで書込み又は読出しのいずれもを連続
モードで実行できる。

喪とえば、信号ＩＷが第２１図の実線で示されるごとく
、列アドレスＱ−Ｑの人力の関低レベルに保持されてい
るときには、アドレス（）〜ｏＫ基づき書込みが行なわ
れ、信号ＩＷが第２１図の鎖線にて示されるように１ア
ドレスＱＯの入力時にのみ低レベル圧されると、アドレ
ス（０，６に基づく書込みとアドレス（）。

（（に基づく読出しとが混在して連続モードで行なわれ
る。

さらには、信号ＩＷが信号ＩＣよりある一定時間遅れて
入力される場合は、あるメモリセルのデータを読み出し
た後、同一のメモリセルに書き込み動作を行なういわゆ
るリードモディファイライト動作も可能となる。なお、
この動作が可能なときには各メモリセルに対する読み出
し／書き込み動作が同時罠行なえることを意味すること
は容易に理解できる・なお、第２０図で、書き込み動作をする場合にデータ線
対Ｉ１０■〜■と検知回路６Ｃの間を電気的に切り離す
必要がメモリの回路構成に依存して生じることがあるが
、仁の場合は、回路６Ｃにその機能を持たせるか、若し
くは第１８図の破線で示すようなスイッチ用のＭ　Ｏ８
Ｔ　Ｑｍｍを設けても良い。

さらに、上記り一部モディファイライト動作においては
、４つのメモリセルへの書き込みを同時にまとめて行な
う方法もある。第２２図はその実施例であり、各データ
線対ｌ１００〜■に対応して設けられたラッチ回路（も
しくはフリップ７０ツブ）ＩＯＣ’■−１００’■に選
択回路２０３罠より順次書込みデータを書込み、ラッチ
回路１゜Ｃ′■〜１００’■への書込み終了後に信号１
２Ｗ′の制御１１Ｃよってこれらの書込みデータを共通
入出力データ線Ｉ１０■〜■に並列に転送し書き込みを
行なう、ここで信号１２Ｗ’は回路２Ｗによ秒発生され
る。

第２０図では、アドレス（）の読み出しと書き込みを行
なう場合、共通入出力データ線対Ｉ１０■〜■の読み出
し動作を済ませた後、書き込み動作を行なう必要がある
ため、メモリ設計によっては多少速度が遅くなることが
懸念されるが本実施例では、すでに読み出しを終了した
共通入出力データ線に対して書き込みを行なうので問題
ない。

さらに、上記実権例ではビット線が互いに折り重なつ九
、いわゆるｆｏｌｄｅｄ　ｂｉｔ線形式について説明し
たが、ビット線が横細増幅回路６几をはさんで左右に拡
いて配置される、いわゆる□ｐｅｎｂｉｔ　　＃Ｉ形式
のメモリについても適用可能である。

１＋、こ１こでは、連続動作として取り扱うデータは行
アドレス固定で、列アドレスのみが異なるもの罠関して
説明した、が、列アドレスが固定で行アドレスが異なる
もの、あるいは両アドレスが組み合わされたものなどに
も適用可能である。ｔた、モードとページモードを実行
するメモリを開示したが、ＩＣの供給法に一定の規則、
を設ければ、信号ＩＲは用いなくてもよい、たとえば１
回だけ信号ＩＣを入力した場合は、行アドレス選択に関
する動作のみを行なわせた後ダイナミック型メモリに特
有のリフレッシュ動作をし、信号ＩＣを２回連続して入
力すると通常の読み出し／書き込み動作を行なうなどの
規則を設ければ、信号ＩＲが不要とな妙、メモリのチッ
プを収容するパッケージのピン数低減に有効である。

また、ここでは入出力端子８．９が個別に設けられる場
合について述べたが、１叫の端子入出力用に共通に用い
るメモリにおいても本発明は適用可能であゆ、ま九逆罠
端子８．９がそれぞれ複数個用意されているメモリにお
いても同様に本発明の適用が可能Ａことはｇうまで−な
い。

（５）セルアレー配置これまでに述べた実施例ではメモリセルアレーが１ケに
集約されている。具体的なメモリにおいては、ワード線
の遅延時間を極力小さくするためにワード線を幾つかに
分割した勢、あるいはビット線の寄生容量を小さくし、
メモリセルかの読出し信号を大きくするためにビット線
を分割する必要が生じる。したがって、以Ｆではメモリ
セルアレーが幾つかのアレー（分割されたメモリの実施
例を説明する。以下の実施例Ｆｉ第３図、第６図。

第８図、−１０図、第１３図に述べたいずれの実施例に
も適用可能な本のである。したがって、以下ではアレー
配列に関する部分のみ説明する。また、以下においてり
、Ｒ等の添字のついた参照番号は、以上の実施例におい
て添字のついていないものと同じものをさす。

第２３図ではビット線のみが２分割され九２ケのアレー
１００Ｌ、１００Ｒからなり、アレー１００Ｌ、ｌ００
Ｒはそれぞれ１００■Ｌ〜１００■Ｌ５１ｅ’ｊ１００
（１１Ｒ−１００（１）Ｒｔ７）４ブｏツクに分けられ
ている。

８本の入出力データ線対Ｉ１０■Ｌ−Ｉ１０■Ｌ％　Ｉ
１０■Ｒ〜Ｉ１０■Ｒがそれぞれが一つのプロ、ツクに
対応して設けられている。この各入出力データ線対に検
知回路６Ｃ■Ｌ〜６０（りＬと６Ｃ■Ｒ〜６Ｃ■几の一
つが接続されている・ワード線選択回路５ＲＬ、５ＲＲ
が各アレーに対応して設けられ、行アドレスに応答して
対応するアレーの１つのワー下線を選択する・こうして
、左右のアレー１０ＯＬ、１００几で１本づつワード線
が選択される。ビット線対選択回路５ＣＡは二つのアレ
ー間に設けられ、列アドレスの下位２ビツト以外の上位
ビットに応答してゲート回路１０１Ｌを制（資）して、
アレー１００Ｌの各ブロックから一本のビット線対を選
択するとともに、同様に、アレー１００Ｒの各ブロック
からもアレー１００Ｌ中の選択された４つのピッ）［’
ｉｔの各々に対応する４つのビット線対の１つヲアレー
１００Ｒ内の各ブロックから選択する。仁うして選択さ
れたワード＃ｉｌｔ有するアレーからの４つの出力を含
む８つの出力が検知回路６Ｃ■几〜６Ｃ■Ｒ０６Ｃ（１
）Ｌ〜６Ｃ■Ｌで増巾される。検知回路６ｃ■Ｌ４Ｉか
らの８つの出力の内、アレー１００Ｌ又は１０ＯＲのい
ずれかに対応する４つの出力を選択回路３００が行アド
レスの最下位の１ビツトに基づき選択し、連続モード用
の選択回路２０１に入力する。第６図のごとく、ベージ
モードと連続モードの両方で動作するようにする罠は、
二つの選択回路３００と２０１の間にラッチ６Ｃ■“〜
６Ｃ■“とＭＯＳ）ランジスタＱ！γ〜Ｑｓａｔ設けれ
ばよ−。

本実施例によって、データ線が２分割された場合の連続
モード動作が可能となる。

＠２３図では８３図と同じ２つのアレーに対して４つの
入出力データ線対Ｉ１０■〜■と横加回路６Ｃ■〜６Ｃ
■が設けられている。

各ブロックに、そのブロック内のすべてのとレト＠対に
共通に中間のデータ線対Ａ■Ｌ（Ｒ１〜八〇Ｌ　（Ｒ）
が設けられ、各中間のデータ線対を対応する入出力デー
タ線対Ｉ１０■〜■（接続する丸めにＭＯＳ）ランラス
タ９口〜Ｑ４ｍからなるスイッチ回路３０１ＲとＭＯ８
トランジスタＱ　４１〜Ｑｓａからなるスイッチ回路３
０１Ｌとが設けら第２３図と同じくアｖ−１０ＯＬ、１
００Ｒ間に設けられたビット線選択回路５ＣＡ（図示せ
ず）によって、左アレー１０ＯＬ又は右アレー１０ＯＲ
からそれぞれ中間データ線対Ａ（１）　Ｌ　−Ａ■Ｌ又
はＡ■Ｒ−Ａ■Ｒに４′つのデータが読出される。

アレー１０ＯＬ、１００Ｒのワード線の行アドレスがそ
れぞれ偶数、奇数とすると、線３０２Ｒと３０２Ｌには
行アドレスの最下位ビットとその反転ビットが与えられ
、選択回路３０１Ｌ、３０１Ｒのいずれか一方がオンと
みる。こうして、２つのアレーのいずれか一方からの４
つの出力が４対のデータ線対Ｉ１０■−〇に入力され、
４つの検知回路６Ｃ■〜■により検知される。

本実施例によれば、入出力データ線対、検知回路は連続
モード動作に必要なに個すなわちこの場合は４ケでよく
、チップ面積の増大を生じることもない、また、各ビッ
ト線対と中間データ線対Ａ■Ｌ（Ｒ）〜Ａ■Ｌ（Ｒ）間
の接続は従来と同一の簡単な関係となり、パターン設計
も容易になる。

第２５図はワード線、データ線共に２分割、すなわちア
レーが４分割されたメモリを示し、第２４図のアレー１
００Ｌと１００凡のワード線がそれぞれブロック１００
■Ｌと１００■Ｌの間および１００■Ｒと１００■Ｒの
間にて分割された場合に相当する。

分割されたワード線の間にワード＆！選択回路５ＲＬ、
５ＲＲが設けられ、ワード線の分割に伴ない、ゲート回
路１０１Ｌ、ｌ０ＩＲとスイッチ回路３０１Ｌ、、３０
１Ｂ、はそれぞれ上下に２分割されている。ここで図示
していないビット線対選択回路について４１同様である
。

なお、ここでは図面を簡単にするため、中間データ線対
Ａ■Ｉ、（Ｒ）−Ａ■Ｌ（Ｒ）入出力データ線対Ｉ１０
■〜■その他２本で１組となる信号も１本の線で代表し
て示している。

第２６図はワード線２分割、データ＃ｉ４分割、すなわ
ち全体が８分割された場合の実施例である。

第２６図では、第２５図に示した、ワード線とデータ線
がともに２分割されたときのセルアレー１００とこれと
同じ構成のセルアレー１丁１が設けられ、セルアレー１
００．　「ＯＯＫ共通の入出力データ線対Ｉ１０■〜■
は、両セルアレー間にワード線と平行な方向に設けられ
た第１の部分と、セルアレー１００内のブ璽ツク１０Ｇ
ＯＲと１００■Ｒの°関およびセルアレー１００内のブ
ロック１０００Ｌと１００■Ｌの間にて、データ線と平
行な方向に設けられた第２１２）部分と、この第２の部
分と選択回路３０１Ｌ又は３０１Ｒとを接続する九めの
第３の部分とからなる。

セルアレー１００，１００内のそれぞれにある選択回路
３０１Ｌ、３０１ＲＫは、それぞれ線３０２Ｌ、３０２
Ｒよし行アドレスの内の２ビツトが与えられる。たとえ
ば、セルアレー１００の左側ワード線群、右側ワード線
群、セルアレー１００内の右側ワード線群、右側ワード
線群の行アドレスの最下位２ビツトがそれぞれ００，１
０゜０１．１１と仮定する。セルアレー１００内の線３
０２Ｌ、３０２Ｒ，セルアレー１００内の線３０２Ｌ、
３０２ＲＫは、外部から与えられ九アドレスがそれぞれ
００，１０，０１．１１のときに高レベルの信号が与え
られる。

なお、実施例にかえ、入出力データ線対Ｉ１０■〜゛■
の第２の部分を右方にさらに延在させ、そこに検知回路
６Ｃ■〜■を設けることも可能である。このときは入出
力データ線対Ｉ１０■〜■の内の上述の第１の部分は不
要である。また、セルアレー１００，１００内に設けら
れた第２５図のようにワード線方向に延在した部分とし
、セルアレー１００と１００の上方にデータ線方向に睡
在し九部分にて人出力データ線対Ｉ１０■〜■を構成す
ることもできる。このときは、萌述の第１゜第２の部分
は不要になることはいうまでもない。

第２７図は、セルアレー１００と１００の各々内の選択
回路３０１Ｌ、３０１Ｒのワード線方向の位置をブロッ
ク１００■Ｌと１００■Ｌの間にし、かつそれらのデー
タ線方向の位置を選択回路５ｆ（、Ｌ、５Ｒ几の間にし
た点で第２６図と異なる実施例を示す、この位置はレイ
アウト設計上面噴に比較的余裕のある箇所であり、選択
回路３０１Ｌ、３０１Ｂのレイアウト設計が容易になる
。

以上、各種メモリセルアレー構成における本発明の適用
例について述べて来た。ここで導入したビット線対と共
通入出力データ線対の間に中間入出力データ線対を設け
、これをスイッチで選択する方式は入出力データ線対の
寄生容量低減に寄与し、連続モード動作するメモリのみ
でな〈従来のメモリにおいても適用可能である。

＠２８図はその実施例を示すもので、全ビット線対がＢ
■１−Ｂ（１）ｉ、Ｂ■ｘ〜Ｂｏｔ、Ｂ■１〜ＢＯｉ、
Ｂ■１〜Ｂ■ｌからそれぞれ構成される４つのブロック
に分けられ、それぞれのブロックに対応して中間の入出
力データ線対人■〜Ａ■が設けられ、中間の入出力デー
タ線対Ａ■〜Ａ■を共通の入出力データ線対Ｉ１０に接
続するためのトランジスタＱｓｘ〜Ｑ　ｓ　ｓからなる
選択回路３０１が設けられ、第３図と同じく列アドレス
の下位２ビツトを除く上位ビットに応答するビット線選
択回路５ＣＡが設けられている・点が第１図と主に異な
る。ビット線選択回路５Ｃ人がゲート回路１０１を制御
して各ブロックから一つのビット線対を選択し、選択さ
れたピッ）＃Ｊ対を対応する一つの中間入出力データ線
対に接続する。Ｊｌ択回路３０１内の４対のトランジス
タの内、一対のみが、夕１けドレスの下位２ビツトに応
答する回路（図示せず）Ｋよ炒オンとされる。こうして
所望の一つのビット＠対のみが共通データ線対ｌ１０Ｋ
接続される。

さて、共通入出力データ線対Ｉ１０の寄生容量のうちで
最も支配的なのＦｉ、ゲート回路１０１の構成要素であ
るＭＯＳ）ランジスタ（第１図参照）のソース若しくは
ドレインの拡散層とシリコン基板間に生じる空乏層容量
である。

本実施例では、ゲート回路１０１内のすべてのＭＯＳ）
ランジスタの１／４のみが同時にデータ線対３０１に接
続される。したがってゲート回路１０１内のＭＯＳ）ラ
ンジスタによる寄生容量は本実施例では従来の１／４と
なる九めに１寄生容量の大幅な軽減がなされ、人出方デ
ータ線対Ｉ１０線に係わる動作の高速化が可能となる１
以上の説明から明らかなごとく、！２４図〜第２７図の
レイアウトは第２８図のごとく対の共通入出力データ線
を有するメモリにも適用できる。なお第２８図では選択
すべきビット線対以外にも三つのビット線対が選択され
、これらを対応する三つの中間データ線対に接続される
。

これら三つの中間データ線対の各々は、各ビット線対ご
とく設けられた検知増巾器（図示せず）のみＫより駆動
されるため、これらの検知増巾器の動作は遅くなるおそ
れがある。これをさけるためには、ビット線対選択回路
５Ｃ人を、列アドレスの全ビットに応答してビット線対
Ｂ■１〜Ｂ■轟の内の一本のみを選択するようにゲート
回路を制御する回路（すなわち、第１図の回路５Ｃと同
じ回路］にすればよい。

【図面の簡単な説明】

第１図は従来のＭ０８トランジスタを用いたダイナζツ
クメモリの概略回路図、第２図は第１図のメモリの動作
を示すタイムチャート、第３図は本発明による、スタチ
ック型回路を一部に用いた実施例、ＩＥ４図（Ａ）ｔ’
ｊ第３図の回路に用いられるバッファの回路構成図、第
４図（Ｂ）は第３図の回路に用いる選択回路の構成図、
第４図（Ｃ）は第３図の回路に用いる出力増巾回路の構
成向、第５図は第３図の回路の動作を示すタイムチャー
ト、第６図は連続モードとページモードとの組合せで動
作する本発明の実施例、第７図Ｆ′ｉｉ６図のメモリの
動作を示すタイムチャート、第８図は連続モードで動作
する、ダイナミック型回路のみからなるメモリの構成図
、５ＩＥ９図は第８図のメモリの動作を示すタイムチャ
ート、第１θ図は連続モードとページモードの組合せで
動作する本発明の実施例、第１１図は第１０図のメモリ
で用いるパルス発生回路の構成図、！１２図は第１１図
の回路の動作を示すタイムチャート、第１３図は埴１０
図のメモリに用いるラッチ回路の構成図、第１４図は第
１０図のメモリの動作を示すタイムチャート％第１５図
は連続モードとページモードと１′ 行選択動作を連続して行う本発明の実施例、第１６図は
第１５図のメモリで用いるパルス発生回路の構成図、第
１７図は第１６図の回路の動作のタイムチャート、第１
Ｂ＠は第１５図のメモリの動作のタイムチャート、第１
９図は連続モード動作のための選択回路の変形例、第２
０図はデータ書込み回路の変形例、第２１図は第２０図
の回路のタイムチャート、第２２図はデータ書込み回路
の他の変形例、第２３図は本発明によるメモ、りのレイ
アウトを示し、第２４図は本発明によるメモリの他のレ
イアウトを示し、第２５図は本発明によるメモリのさら
に他のレイアウトを示し、第２６図は本発明によるメモ
リのさらに他のレイアウトを示し、ｔＪ２７図は本発明
によるメモリのさらに他のレイアウトを示し、第２８図
は本発明に′ｆＪ　Ｚ　呂す ′￥Ｊ　３　図ＶＪ４図（Ａ）（Ｆ））第　５　図￥３　　ｔ　　邑￥Ｊ　７　　図葛　３　配鰐７￥Ｊ　　ｑ　図 ′￥Ｊ　ｔＯ図第１１図 ’％　　　１２　　日 ’％　１３図゛ゞ６Ｃ■゛′ ’７３　　ｔｓ　　　日 ’ｆ、　　ｕｙ　　　口Ｚθ２第１８図２■＼１５０＼（）　　■　■　■　Ｑ　り篤１９図％　　ＺＺ　　図 ′ｆＪ２３図

Claims

【特許請求の範囲】

１、複数個のメモリセルが接続されたピット線群、外部
データ入出力端子とビット線群を接続し、入出力端子と
ビット線間のデータ授受を行なうＩ１０線群を備えるモ
ノシリツク記憶装置において、上記ビット線群を、各々
Ｉ１０＠を有する複数個のグループに分離し、上記各Ｉ
１０線と入力端子の間に並直列変換回路を設けたモノシ
リツク記憶装置。