JPS5819799A - エラ−訂正方式 - Google Patents
エラ−訂正方式Info
- Publication number
- JPS5819799A JPS5819799A JP56118195A JP11819581A JPS5819799A JP S5819799 A JPS5819799 A JP S5819799A JP 56118195 A JP56118195 A JP 56118195A JP 11819581 A JP11819581 A JP 11819581A JP S5819799 A JPS5819799 A JP S5819799A
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- JP
- Japan
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- data
- storage device
- check
- memory
- bit
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- Pending
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- Detection And Correction Of Errors (AREA)
- Techniques For Improving Reliability Of Storages (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
この発明はＣＰＵ（中央処理装置）の処理速度に比べて
低速の補助記憶装置のエラー訂正方式補助記憶装置とし
てのフロッピーディスク装置（以下尋Ｊ）Ｄという）は
、記憶密度の高さ、低゛価格などの利点７））ら情報の
保存、伝達等広く計算機システムに採り入れられている
が、他方高速の磁気ディスク装置やドラム装置に比べ記
憶内容の信頼性の点において乏しいおいつ欠点がある。
低速の補助記憶装置のエラー訂正方式補助記憶装置とし
てのフロッピーディスク装置（以下尋Ｊ）Ｄという）は
、記憶密度の高さ、低゛価格などの利点７））ら情報の
保存、伝達等広く計算機システムに採り入れられている
が、他方高速の磁気ディスク装置やドラム装置に比べ記
憶内容の信頼性の点において乏しいおいつ欠点がある。
このため信頼性を向上させる手段として記憶データにパ
リティピラトラ付加す６（サイクリックチェック）など
を行なっている。し乃・しながら、さらに信頼性を向上
させようとする、：、ＦＤＤにＥＣＣ（エラー、コレク
ティングコード）回路を追加するなどの必要があり、低
価格性の利点が損われるという問題があった。
リティピラトラ付加す６（サイクリックチェック）など
を行なっている。し乃・しながら、さらに信頼性を向上
させようとする、：、ＦＤＤにＥＣＣ（エラー、コレク
ティングコード）回路を追加するなどの必要があり、低
価格性の利点が損われるという問題があった。
この発明は上記のような事情に鑑みてなされたもので、
主記憶装置に装備さｎたＥ（、’Ｃ回路を比較的低速の
補助記憶装置のエラー訂正に利用することにより、八−
ド量の増加を伴なうこａなく信頼性を大幅に向上させる
ことができるエラー訂正方式を提供することを目的とす
る。
主記憶装置に装備さｎたＥ（、’Ｃ回路を比較的低速の
補助記憶装置のエラー訂正に利用することにより、八−
ド量の増加を伴なうこａなく信頼性を大幅に向上させる
ことができるエラー訂正方式を提供することを目的とす
る。
以下、図面を参照してこの発明の実施例ヲ祝明する。第
１図（Ａ） （Ｂ）はそれぞれ主記憶装置とＣＰＵ （
中央処理袋Ｒ）とＦＤＤ 、磁気データ装置等のＣＰＵ
の処理速度に比べて低速の補助記憶装置おの接続例゛（
社）示したものである。第１図（Ａ） （Ｂ）において
、１は主記憶装置、２はＣＰＵ 、 ３は補助記憶装置
である。なお、第１図（Ｂ）において、４はＤＭＡ （
ダイレクト、メモリ、アクセス）バスを示している。こ
の実施例では第１図囚の構成における場合を例にとって
説明する。
１図（Ａ） （Ｂ）はそれぞれ主記憶装置とＣＰＵ （
中央処理袋Ｒ）とＦＤＤ 、磁気データ装置等のＣＰＵ
の処理速度に比べて低速の補助記憶装置おの接続例゛（
社）示したものである。第１図（Ａ） （Ｂ）において
、１は主記憶装置、２はＣＰＵ 、 ３は補助記憶装置
である。なお、第１図（Ｂ）において、４はＤＭＡ （
ダイレクト、メモリ、アクセス）バスを示している。こ
の実施例では第１図囚の構成における場合を例にとって
説明する。
次に、第１図（ト）の主記憶装置１ｉＣ：Ｅける［＞Ｃ
Ｃ回路を含む詳細な（ロ）路構成を′４２図１こ示す。
Ｃ回路を含む詳細な（ロ）路構成を′４２図１こ示す。
このＴ（ＣＣ（エラー、コレクティング、コード）とは
データのＸビット誤りの訂正と、２ビツト以上の誤り検
出を行なうためのいわゆるエラー訂正コードであり、エ
ラー訂正を行なうためにデータに付加されるパリティピ
ラトラチェックピット又は≠ニックピットデータと呼ば
れる。一般に！６ピツトのデータに対しては６ビツトの
チェックビットが必要であり、３２ビツトデータに対し
て７ビツト、６４ピツトデータに対して８ビツトの壬ニ
ックビットが必要である。こノ実施例は３２ビツトデー
ダと２ビツトのチェックビットの場合について説明する
。第２図１こおいて、１１は３２ビツト幅のデータ用メ
モリ、１２は７ビツト幅のチェックピット用メモリであ
る。また、ノ３はＥＣＣ回路で、チェックビットの発生
および読み出しデータとチェックビットよりデータの誤
り検出あるいは訂正を行なう通常θ）機能を有している
。そして、第２図に示した本発明では、ＣＰＵ２の制御
によりデータ用メモリＩＩへの書き込みデータが送られ
てくるライン２１よりデータ切替え装置１４’ｃ介して
直接チェックピット用メモリ１２に任意のデータを書き
込むことができる。また、チェックピット用メモリ１２
η）らライン２２およびデータ切り替え装置１５に介し
てデータを読み出すこともできる。ライン２１．データ
切り替え装置１４’＜介してチェックビット用メモリ１
２ヘデータを供給するバイパス手段や、チェックピット
用メモリノ２７１）らライン２２．データ切り替え装置
１５およびライン２３を介してＣＰＵ ｚヘデータを供
給するバイパス手段は、 ＦＣＣ回路１３の機能が正
常に働＜７１！Ｉ否７１）の検肴に使用するためのもの
で■・ｌＣＣ回路を装備した主記憶装置には通常これら
の検査手段は設けられている。
データのＸビット誤りの訂正と、２ビツト以上の誤り検
出を行なうためのいわゆるエラー訂正コードであり、エ
ラー訂正を行なうためにデータに付加されるパリティピ
ラトラチェックピット又は≠ニックピットデータと呼ば
れる。一般に！６ピツトのデータに対しては６ビツトの
チェックビットが必要であり、３２ビツトデータに対し
て７ビツト、６４ピツトデータに対して８ビツトの壬ニ
ックビットが必要である。こノ実施例は３２ビツトデー
ダと２ビツトのチェックビットの場合について説明する
。第２図１こおいて、１１は３２ビツト幅のデータ用メ
モリ、１２は７ビツト幅のチェックピット用メモリであ
る。また、ノ３はＥＣＣ回路で、チェックビットの発生
および読み出しデータとチェックビットよりデータの誤
り検出あるいは訂正を行なう通常θ）機能を有している
。そして、第２図に示した本発明では、ＣＰＵ２の制御
によりデータ用メモリＩＩへの書き込みデータが送られ
てくるライン２１よりデータ切替え装置１４’ｃ介して
直接チェックピット用メモリ１２に任意のデータを書き
込むことができる。また、チェックピット用メモリ１２
η）らライン２２およびデータ切り替え装置１５に介し
てデータを読み出すこともできる。ライン２１．データ
切り替え装置１４’＜介してチェックビット用メモリ１
２ヘデータを供給するバイパス手段や、チェックピット
用メモリノ２７１）らライン２２．データ切り替え装置
１５およびライン２３を介してＣＰＵ ｚヘデータを供
給するバイパス手段は、 ＦＣＣ回路１３の機能が正
常に働＜７１！Ｉ否７１）の検肴に使用するためのもの
で■・ｌＣＣ回路を装備した主記憶装置には通常これら
の検査手段は設けられている。
次に、上記実施例の動作を説明する。第１図（Ａ）の上
記環装ｆｔ ＪとＣＰＵ ２間の転送データ幅を３２ビ
ツト％ＣＰＵ ２と補助記憶装！３間の転送データ幅を
８ビツトする。主記憶装置１７Ｊ）ら補助記憶装置３ヘ
データを送り、補助記憶装置３にデータを書き込む時は
、まずデータ用メモリ１１７Ｊ）らＥＣＣ回路！３ぢよ
びデータ切り替え装置１５７Ｉ−経由して３２ビツトの
データを読み出す、この読み出されたデータ＞、ＣＰＵ
２は８ビツトずつ４回に分けて補助記憶装置３へ転送す
る。この後ＣＰＵ ２は、上記３２ビツトのデータに対
する７ピツトのチェックビットをチェックビット用メモ
リ１２７Ｊ）らライン２２．データ切り替え装置１５お
よびライン２２を介して読み出し、チェックビット用メ
モリノ２に対して設けられた図示せぬ回路によりｌピッ
トの冗長ピッ）Ｖ付けて８ビツトとし補助記憶装置３へ
転送する。この動作をくり返すことによって補助記憶装
置３には第３図に示すように３２ビツトのデータＤＡと
１冗長ビツトに含む８ビツトのチェックビットデータＣ
Ｈが記憶される。一方、補助記憶装置３に記憶されたデ
ータを読み出し主記憶装置１に転送する際は、ＣＰＵ２
が補助記をスルーしてデータ用メモリ１１へまず格納す
る。この次に８ビツトのチェックビットＣＨが補助記憶
装置３乃１らＣＰＵ ２へ送られるが、 ＣＰＵ２はＸ
ビットの冗長ピット（＜削除して、ライン２）およびデ
ータ切り替え装置１４ｆ経由してチェックビット用メモ
リ１２にチェックビットデータを格納する。この動作を
くり返すことにより補助記憶装置３からＣＰＵ ２ ｋ
介してチェックビットヲ含めたデータが主記憶装置ｌに
転送される。この後データ用メモリＩＩ、チェックピッ
ト用、メモリノ２からＣＰＵ 、９がＥＣＣ回路１３４
経由した通常の読み出し矢符なうことζこより、データ
の１ピットθ］誤りを訂正および２ビツト以ヒの誤り検
出を行うことができも。
記環装ｆｔ ＪとＣＰＵ ２間の転送データ幅を３２ビ
ツト％ＣＰＵ ２と補助記憶装！３間の転送データ幅を
８ビツトする。主記憶装置１７Ｊ）ら補助記憶装置３ヘ
データを送り、補助記憶装置３にデータを書き込む時は
、まずデータ用メモリ１１７Ｊ）らＥＣＣ回路！３ぢよ
びデータ切り替え装置１５７Ｉ−経由して３２ビツトの
データを読み出す、この読み出されたデータ＞、ＣＰＵ
２は８ビツトずつ４回に分けて補助記憶装置３へ転送す
る。この後ＣＰＵ ２は、上記３２ビツトのデータに対
する７ピツトのチェックビットをチェックビット用メモ
リ１２７Ｊ）らライン２２．データ切り替え装置１５お
よびライン２２を介して読み出し、チェックビット用メ
モリノ２に対して設けられた図示せぬ回路によりｌピッ
トの冗長ピッ）Ｖ付けて８ビツトとし補助記憶装置３へ
転送する。この動作をくり返すことによって補助記憶装
置３には第３図に示すように３２ビツトのデータＤＡと
１冗長ビツトに含む８ビツトのチェックビットデータＣ
Ｈが記憶される。一方、補助記憶装置３に記憶されたデ
ータを読み出し主記憶装置１に転送する際は、ＣＰＵ２
が補助記をスルーしてデータ用メモリ１１へまず格納す
る。この次に８ビツトのチェックビットＣＨが補助記憶
装置３乃１らＣＰＵ ２へ送られるが、 ＣＰＵ２はＸ
ビットの冗長ピット（＜削除して、ライン２）およびデ
ータ切り替え装置１４ｆ経由してチェックビット用メモ
リ１２にチェックビットデータを格納する。この動作を
くり返すことにより補助記憶装置３からＣＰＵ ２ ｋ
介してチェックビットヲ含めたデータが主記憶装置ｌに
転送される。この後データ用メモリＩＩ、チェックピッ
ト用、メモリノ２からＣＰＵ 、９がＥＣＣ回路１３４
経由した通常の読み出し矢符なうことζこより、データ
の１ピットθ］誤りを訂正および２ビツト以ヒの誤り検
出を行うことができも。
以上の説明から明ら７＋）なようにこの発明によれば主
ど１憶装置に装備されたＦＣＣ回路俯比較的低速の補助
記憶装置のエラーｔＦ正に利用することにより、ハード
量の増加を伴なうことなく ４Ｈ頼性を大１福に増加す
ることができるエラー訂正方式を提供１句ことができる
。
ど１憶装置に装備されたＦＣＣ回路俯比較的低速の補助
記憶装置のエラーｔＦ正に利用することにより、ハード
量の増加を伴なうことなく ４Ｈ頼性を大１福に増加す
ることができるエラー訂正方式を提供１句ことができる
。
第１図（Ａ）＠はそれぞれ主記憶装置とＣＰＵと補助記
憶装置の接続例を示す図、＠２図はこの発明の一実施例
の主記憶装置の概略回路構成図、第３図は補助記憶装置
に口じ憶されΦデータの構成を示Ｔ肉である。 ！・・・主記憶装置、２・・・Ｃ）’Ｕ （中央処理装
置）。 ３・・・補助記憶装置、１ノ・・・データ用メモリ、１
２・・・チェックビット用メモリ、ノ３・・・ＩＪｃｃ
回路、１４．１５・・・データ切り替え装置。
憶装置の接続例を示す図、＠２図はこの発明の一実施例
の主記憶装置の概略回路構成図、第３図は補助記憶装置
に口じ憶されΦデータの構成を示Ｔ肉である。 ！・・・主記憶装置、２・・・Ｃ）’Ｕ （中央処理装
置）。 ３・・・補助記憶装置、１ノ・・・データ用メモリ、１
２・・・チェックビット用メモリ、ノ３・・・ＩＪｃｃ
回路、１４．１５・・・データ切り替え装置。
Claims (1)
- ＥＣＣ回路を装備した主記憶装置と、中央処理装置と補
助記憶装置とで構成されるシステムにおいて、主記憶装
置に対しチェックピットとデータを分離して書き込みお
よび読み出し欠行う手段と、“この手段により上記主記
憶装置η）ら読み出されるデータおよびチェックピッ）
ｋ編集して上記補助記憶装置に転送する手段と、上記補
助記憶装Ｗから読み出されるデータおよびチェックピッ
）％編集し上記書き込み手段により上記主記憶装置λに
格納する手段とを具備し、上記補助記憶装置の内容を上
記主記憶装置に格納し、上記ＥＣＣ回路でエラーチェッ
クを施すことを特徴とするエラー訂正方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118195A JPS5819799A (ja) | 1981-07-28 | 1981-07-28 | エラ−訂正方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56118195A JPS5819799A (ja) | 1981-07-28 | 1981-07-28 | エラ−訂正方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5819799A true JPS5819799A (ja) | 1983-02-04 |
Family
ID=14730514
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56118195A Pending JPS5819799A (ja) | 1981-07-28 | 1981-07-28 | エラ−訂正方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5819799A (ja) |
-
1981
- 1981-07-28 JP JP56118195A patent/JPS5819799A/ja active Pending
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