JPS58200323A - 入出力処理装置 - Google Patents
入出力処理装置Info
- Publication number
- JPS58200323A JPS58200323A JP8226882A JP8226882A JPS58200323A JP S58200323 A JPS58200323 A JP S58200323A JP 8226882 A JP8226882 A JP 8226882A JP 8226882 A JP8226882 A JP 8226882A JP S58200323 A JPS58200323 A JP S58200323A
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- JP
- Japan
- Prior art keywords
- input
- data transfer
- output device
- output
- priority
- Prior art date
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- Pending
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Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/16—Handling requests for interconnection or transfer for access to memory bus
- G06F13/18—Handling requests for interconnection or transfer for access to memory bus based on priority control
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Bus Control (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野の説明）
本発明は情報処理装置に使用するための入出力処理装置
、特に入出力処理装置におけるデータ転送要求の優先順
位判定方式に特徴を有する入出力処理装置に関する。
、特に入出力処理装置におけるデータ転送要求の優先順
位判定方式に特徴を有する入出力処理装置に関する。
（従来技術の説明）
従来、この種の入出力処理装置において複数台の入出力
装置部と１台の記憶部との間でデータ転送を行う時には
、データ転送の優先順位があらかじめ定めら五ている。
装置部と１台の記憶部との間でデータ転送を行う時には
、データ転送の優先順位があらかじめ定めら五ている。
高速であって、同程度のデータ転送能力を有する入出力
装置部を２台以上並列に接−したとき、優先順位を低位
に設定した入出力装置部ではオーバーランやアンダーラ
ンの発生確率が低く保たなくてはならない。斯かる必要
性から入出力装置部にはデータバッファが必要であシ、
入出力処理装置を構成するためのハードウェア量がデー
タバッファによって増加するという欠点があった。
装置部を２台以上並列に接−したとき、優先順位を低位
に設定した入出力装置部ではオーバーランやアンダーラ
ンの発生確率が低く保たなくてはならない。斯かる必要
性から入出力装置部にはデータバッファが必要であシ、
入出力処理装置を構成するためのハードウェア量がデー
タバッファによって増加するという欠点があった。
（発明の詳細な説明）
本発明の目的は、複数台の入出力装置部と記憶部との間
のデータ転送の優先順位を決定するため、フリップフロ
ップによる優先順位判定回路をデータ転送制御部に設け
ることにより上記欠点を解決し、高速であって同程度の
データ転送能力を有する入出力装置部を２台以上並列に
接続して制御できる様に構成した入出力処理装置を提供
することにある。
のデータ転送の優先順位を決定するため、フリップフロ
ップによる優先順位判定回路をデータ転送制御部に設け
ることにより上記欠点を解決し、高速であって同程度の
データ転送能力を有する入出力装置部を２台以上並列に
接続して制御できる様に構成した入出力処理装置を提供
することにある。
（発明の構成と作用の説明）
本発明に依る入出力処理装置はマイクロプロセッサと、
記憶部と、複数台の入出力装置接続部と、複数台の入出
力装置部と、データ転送制御部とを具備したものである
。マイクロプロセッサに情報を処理するためのものであ
る。
記憶部と、複数台の入出力装置接続部と、複数台の入出
力装置部と、データ転送制御部とを具備したものである
。マイクロプロセッサに情報を処理するためのものであ
る。
記憶部はデータの書込みと読出しとが可能なメモリ素子
から成立つものである。複数台の入出力装置接続部はダ
イレタトメモリアクセス機能を有するものである。複数
台の入出力装置部は個々に複数台の入出力装置接続部に
対応し′て具備されたもので、入出力作用を行うための
ものである。データ転送制御部は入出力装置接続部を介
し、記憶部と入出力装置部との間のデータ転送を制御す
るものであり、□データ転送の優先順位を決定するため
の７リツプフロツブを備えた優先順位判定回路を含むも
のである。
から成立つものである。複数台の入出力装置接続部はダ
イレタトメモリアクセス機能を有するものである。複数
台の入出力装置部は個々に複数台の入出力装置接続部に
対応し′て具備されたもので、入出力作用を行うための
ものである。データ転送制御部は入出力装置接続部を介
し、記憶部と入出力装置部との間のデータ転送を制御す
るものであり、□データ転送の優先順位を決定するため
の７リツプフロツブを備えた優先順位判定回路を含むも
のである。
（実施例の説明）
次に本発明について図面を参照して説明する。
第１図は本発明の一実施例を示すブロック図である。最
初に、本発明の構成要素の各々について説明する。
初に、本発明の構成要素の各々について説明する。
第１図において、１はプログラム記憶式マイクロプロセ
ッサである。２は書込みおよび読出し可能な記憶部であ
る。３は本発明の主要部分を成す優先順位判定回路１１
を備えたデータ転送制御部であり、詳細な部分構成の一
例を第３図に示す。４，５は第１および第２の入出力装
置接続部であり、６，７はそれぞれ高速で動作己、同程
度のデータ転送能力を有する第１および第２の入出力装
置部であ石。説明を解り易くするため、前記第１および
第２の入出力装置接続部４．５、および第１および第２
の入出力装置部６．７を図示したが、第３あるいは第４
の入出力装置接続部と入、出力装置部との組合せも当然
接続可能である。１０１ ｔ′ｉ記憶部２へのアクセス
用のアドレスバスである。１０２ハ記憶部２へのデータ
書込み、またはデータ読出し用のデータバスである。２
０１ Ｉｆｉ第１の入出力装置接続部４と第１の入出力
装置部６とを接続するための第１の装置インターフェー
スバスである。２０２は第２の入出力装置接続部５と第
２の入出力装置部７とを接続するための第２の装装置イ
ンターフタの書込み、またはデータの読み出しを要事す
るものである。マイクロプロセッサ１から第１のデータ
転送要求信号線５０５を介して送出された書込み要求、
または読出し要求はデータ転送制御部３によって受付け
られる。さらに、第１の入出力装置接続部４、および第
２の入出力装置接続部５からそれぞれ第２、および第３
のデータ転送要求信号線５０１ 、５０３を介して送出
された書込要求１．または続出し要求はデータ転送制御
部３によって受付けら終る。そこで、優先順位判定回路
１１では優先順位を判定すると共に、ひとつの受付は許
可信号を第１〜第３のデータ転送要求信号線５０２ 、
５０４ 、５０６のひとつへ出力し、アクセス開始信号
線６０１を介して記憶部２に対してアクセス開始信号を
出力する。
ッサである。２は書込みおよび読出し可能な記憶部であ
る。３は本発明の主要部分を成す優先順位判定回路１１
を備えたデータ転送制御部であり、詳細な部分構成の一
例を第３図に示す。４，５は第１および第２の入出力装
置接続部であり、６，７はそれぞれ高速で動作己、同程
度のデータ転送能力を有する第１および第２の入出力装
置部であ石。説明を解り易くするため、前記第１および
第２の入出力装置接続部４．５、および第１および第２
の入出力装置部６．７を図示したが、第３あるいは第４
の入出力装置接続部と入、出力装置部との組合せも当然
接続可能である。１０１ ｔ′ｉ記憶部２へのアクセス
用のアドレスバスである。１０２ハ記憶部２へのデータ
書込み、またはデータ読出し用のデータバスである。２
０１ Ｉｆｉ第１の入出力装置接続部４と第１の入出力
装置部６とを接続するための第１の装置インターフェー
スバスである。２０２は第２の入出力装置接続部５と第
２の入出力装置部７とを接続するための第２の装装置イ
ンターフタの書込み、またはデータの読み出しを要事す
るものである。マイクロプロセッサ１から第１のデータ
転送要求信号線５０５を介して送出された書込み要求、
または読出し要求はデータ転送制御部３によって受付け
られる。さらに、第１の入出力装置接続部４、および第
２の入出力装置接続部５からそれぞれ第２、および第３
のデータ転送要求信号線５０１ 、５０３を介して送出
された書込要求１．または続出し要求はデータ転送制御
部３によって受付けら終る。そこで、優先順位判定回路
１１では優先順位を判定すると共に、ひとつの受付は許
可信号を第１〜第３のデータ転送要求信号線５０２ 、
５０４ 、５０６のひとつへ出力し、アクセス開始信号
線６０１を介して記憶部２に対してアクセス開始信号を
出力する。
第３図はデータ転送制御部３の内部で優先順位判定回路
１１と１．これに関連した第１〜第３のＡＮＤゲート１
２〜１４と、フリップフロップ１０とを接続した図であ
る。優先順位判定回路１１において、優先順位１を示す
第１の入力端子１には第１の入力装置接続部４からデー
タ転送要求信号が第２のデータ転送要求信号線５０１
’＆−介して割当てられ、優先順位２を示す第２の入力
端子２にはｇＪ２の入出力装置接続部５からデータ転送
要求信号が第３のデータ転送要求信号線５０３を介して
割当てられている。第１の入出力装置接続部４から第２
のデータ転送要求信号線５０１を介して送出されるデー
タ転送要求信号ＭＲＥＱ１、および第２の入出力装置接
続部５から第３のデータ転送要求信号線５０３を介して
送出されるデータ転送要求信号ＭＲＥＱ２が第２図に示
したタイミングチャートに従って送出された時には、Ｍ
Ｉ’ｔＨＱ １を抑止するためのフリップフロップ１０
によりＭＲＢＱＩとＭＲＢＱ２とが交互に抑止され、デ
ータ転送要求が交互に受付は可能になる。すなわち、第
２図において、例えば２回目のＭＲＥＱＩ■と１回目の
ＭＲＥＱ２■とが送出されている時、第１のデータ転送
受付は許可信号線５０２上に送出されている信号ＡＣＫ
Ｉによシフリップフロップ１０がセットされていると仮
定する。従って、２回目のＭＲＥＱ１■はフリップフロ
ップ１０の負極性出力信号によりＡＮＤゲート１４を介
して抑止され、１回目のＭＲＥＱ２■が最高優先順位と
なる。その結果、優先順位判定回路１１は第２のデータ
転送受付は許可信号線５０４上に信号ＡＣＫ２を送出す
る。
１１と１．これに関連した第１〜第３のＡＮＤゲート１
２〜１４と、フリップフロップ１０とを接続した図であ
る。優先順位判定回路１１において、優先順位１を示す
第１の入力端子１には第１の入力装置接続部４からデー
タ転送要求信号が第２のデータ転送要求信号線５０１
’＆−介して割当てられ、優先順位２を示す第２の入力
端子２にはｇＪ２の入出力装置接続部５からデータ転送
要求信号が第３のデータ転送要求信号線５０３を介して
割当てられている。第１の入出力装置接続部４から第２
のデータ転送要求信号線５０１を介して送出されるデー
タ転送要求信号ＭＲＥＱ１、および第２の入出力装置接
続部５から第３のデータ転送要求信号線５０３を介して
送出されるデータ転送要求信号ＭＲＥＱ２が第２図に示
したタイミングチャートに従って送出された時には、Ｍ
Ｉ’ｔＨＱ １を抑止するためのフリップフロップ１０
によりＭＲＢＱＩとＭＲＢＱ２とが交互に抑止され、デ
ータ転送要求が交互に受付は可能になる。すなわち、第
２図において、例えば２回目のＭＲＥＱＩ■と１回目の
ＭＲＥＱ２■とが送出されている時、第１のデータ転送
受付は許可信号線５０２上に送出されている信号ＡＣＫ
Ｉによシフリップフロップ１０がセットされていると仮
定する。従って、２回目のＭＲＥＱ１■はフリップフロ
ップ１０の負極性出力信号によりＡＮＤゲート１４を介
して抑止され、１回目のＭＲＥＱ２■が最高優先順位と
なる。その結果、優先順位判定回路１１は第２のデータ
転送受付は許可信号線５０４上に信号ＡＣＫ２を送出す
る。
次のシーケンスで１１′１２回目のＭＲＥＱ１■の受付
けが可能になるが、このためフリップフロ、：。
けが可能になるが、このためフリップフロ、：。
ツブ１０ ＦｉＭＲＢＱ２とＡＣＫ２との論理積によシ
リセットされる。既に説明した様に、フリップフロップ
１０の出力の状態が１の時、ＭＲＢＱｌとＭＲＢＱ２と
か共に送出されていれば、Ｍ１’ｔＥＱ ２の受付けが
優先される。フリップフロップ１０の出力の状態がＯの
時、ＭＲＢＱｌとＭＲＥＱ２とが共に送出されていれば
、ＭＲＥＱｌが優先順位に従って受付けられる。初期設
定時□ には、フリップフロップ１０の出力の状態は
０にセットされている。ＭＲＢＱｌとＭＲＥＱ２とをそ
れぞれ第２、および第３のデータ転送要求信号線５０１
、、５０３を介して送出すれば、ＡＣＫｌとＡＣＫ２
とがそれぞれ第１および第２の入出力装置接続部４，５
から送出される。この場合、先行しているデータ転送要
求信号によって記憶部２の使用時間が終了する前に、次
のデータ転送要求信号を送出することかできるため、高
速のデータ転送が可能である。
リセットされる。既に説明した様に、フリップフロップ
１０の出力の状態が１の時、ＭＲＢＱｌとＭＲＢＱ２と
か共に送出されていれば、Ｍ１’ｔＥＱ ２の受付けが
優先される。フリップフロップ１０の出力の状態がＯの
時、ＭＲＢＱｌとＭＲＥＱ２とが共に送出されていれば
、ＭＲＥＱｌが優先順位に従って受付けられる。初期設
定時□ には、フリップフロップ１０の出力の状態は
０にセットされている。ＭＲＢＱｌとＭＲＥＱ２とをそ
れぞれ第２、および第３のデータ転送要求信号線５０１
、、５０３を介して送出すれば、ＡＣＫｌとＡＣＫ２
とがそれぞれ第１および第２の入出力装置接続部４，５
から送出される。この場合、先行しているデータ転送要
求信号によって記憶部２の使用時間が終了する前に、次
のデータ転送要求信号を送出することかできるため、高
速のデータ転送が可能である。
（発明の詳細な説明）
本発明には以上説明したようにデータ転送要求の優先順
位を決゛定するフリップフロップを具備することにより
、同程度のデータ転送能力を持つ高速な複数台の入出力
装置部を接続することができ、簡単なハードウェアによ
ってオーバーランおよびアンダーランの発生確率を低く
抑えることができるという効果がある。
位を決゛定するフリップフロップを具備することにより
、同程度のデータ転送能力を持つ高速な複数台の入出力
装置部を接続することができ、簡単なハードウェアによ
ってオーバーランおよびアンダーランの発生確率を低く
抑えることができるという効果がある。
第１図に本発明に依る入出力処理装置のブロック構成図
である。 第２図は第１図に示した入出力処理装置における記憶部
と入出力装置接続部との間のデータ転送を表わすタイミ
ングチャートである。 第３図は第１図に示した入出力処理装置に使用されるデ
ータ転送制御部の優先順位判定回路の接続を示す図であ
る。 １・・・マイクロプロセッサ ２用記憶部３・・・デ
ータ転送制御部 ４．５・・・入出力装置接続部 ６．７・・・入出力装置部 １０・・・フリップフロップ １１・・・優先（１頂位判定回路 １２．１３．１４・・・ＡＮＤゲート １０１ 、１０２ 、２０１ 、２０２・・・バス３０
１〜３０４．４０１〜４０４．５０１〜５０６，６０１
・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井） ロ 壽
である。 第２図は第１図に示した入出力処理装置における記憶部
と入出力装置接続部との間のデータ転送を表わすタイミ
ングチャートである。 第３図は第１図に示した入出力処理装置に使用されるデ
ータ転送制御部の優先順位判定回路の接続を示す図であ
る。 １・・・マイクロプロセッサ ２用記憶部３・・・デ
ータ転送制御部 ４．５・・・入出力装置接続部 ６．７・・・入出力装置部 １０・・・フリップフロップ １１・・・優先（１頂位判定回路 １２．１３．１４・・・ＡＮＤゲート １０１ 、１０２ 、２０１ 、２０２・・・バス３０
１〜３０４．４０１〜４０４．５０１〜５０６，６０１
・・・信号線 特許出願人 日本電気株式会社 代理人 弁理士 井） ロ 壽
Claims (1)
- 情報を処理するためのマイクロプロセッサと、書込みと
読出しとが可能な記憶部と、ダイレフトメそリアクセス
機能を有する複数台の入出力装置接続部と、前記複数台
の入出力装置接続部と個々に対応した複数台の入出力装
置部と、前記入出力装置接続部な介して前記記憶部と前
記入出力装置部との間のデータ転送を制御し、且つ、前
記データ転送の優先順位を決定するためのフリップフロ
ップを備えた優先順位判定回路を含むデータ転送制御部
とを具備することを特徴とした入出力処理装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8226882A JPS58200323A (ja) | 1982-05-14 | 1982-05-14 | 入出力処理装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8226882A JPS58200323A (ja) | 1982-05-14 | 1982-05-14 | 入出力処理装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58200323A true JPS58200323A (ja) | 1983-11-21 |
Family
ID=13769732
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8226882A Pending JPS58200323A (ja) | 1982-05-14 | 1982-05-14 | 入出力処理装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58200323A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003593B2 (en) * | 1997-12-17 | 2006-02-21 | Src Computers, Inc. | Computer system architecture and memory controller for close-coupling within a hybrid processing system utilizing an adaptive processor interface port |
-
1982
- 1982-05-14 JP JP8226882A patent/JPS58200323A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7003593B2 (en) * | 1997-12-17 | 2006-02-21 | Src Computers, Inc. | Computer system architecture and memory controller for close-coupling within a hybrid processing system utilizing an adaptive processor interface port |
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