JPS5820050A - インタフェ−ス変換器の試験方式 - Google Patents
インタフェ−ス変換器の試験方式Info
- Publication number
- JPS5820050A JPS5820050A JP56119720A JP11972081A JPS5820050A JP S5820050 A JPS5820050 A JP S5820050A JP 56119720 A JP56119720 A JP 56119720A JP 11972081 A JP11972081 A JP 11972081A JP S5820050 A JPS5820050 A JP S5820050A
- Authority
- JP
- Japan
- Prior art keywords
- timing signal
- connector
- interface converter
- interface
- data
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
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Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L43/00—Arrangements for monitoring or testing data switching networks
- H04L43/50—Testing arrangements
Landscapes
- Engineering & Computer Science (AREA)
- Computer Networks & Wireless Communication (AREA)
- Signal Processing (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
- Detection And Prevention Of Errors In Transmission (AREA)
- Maintenance And Management Of Digital Transmission (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はインタフェース変換器の試験方式に関し、％に
異なるインタフェース１有する２つの装置間くもうけら
れ、該２つの装置のそれぞれにコネクタを介して接続さ
れ、送信データ、受信データおよび同期用タイミング信
号を含む各種信号について該２つの装置間のインタフェ
ース変換を行 ゛なうインタフェース変換器において、
簡単な構成でもって該１ンタフエース変換器の内部回路
の大部分についての試験を可能なようＫした試験方式に
関する。
異なるインタフェース１有する２つの装置間くもうけら
れ、該２つの装置のそれぞれにコネクタを介して接続さ
れ、送信データ、受信データおよび同期用タイミング信
号を含む各種信号について該２つの装置間のインタフェ
ース変換を行 ゛なうインタフェース変換器において、
簡単な構成でもって該１ンタフエース変換器の内部回路
の大部分についての試験を可能なようＫした試験方式に
関する。
データ処理システムにおいては、異なるインタフェース
を有する２つの装置全接続可能なようにするためにイン
タフェース変換器を必要とされる場合がある。そして、
この場合システムの信頼性向上のためにこのインタフェ
ース変換器を何等かの手段で試験可能な構成としておく
必要がある。
を有する２つの装置全接続可能なようにするためにイン
タフェース変換器を必要とされる場合がある。そして、
この場合システムの信頼性向上のためにこのインタフェ
ース変換器を何等かの手段で試験可能な構成としておく
必要がある。
インタフェース変換器については、一般に、折返し試験
方式による試験が行なわれておυ、第１図は折返し試験
機能を有する従来例のインタフェース変換器を示す図で
ある。
方式による試験が行なわれておυ、第１図は折返し試験
機能を有する従来例のインタフェース変換器を示す図で
ある。
第１図において、１は図示しないＭｌムと接続するため
のコネクタ、２は図示しない他方の装置Ｂと接続する九
°めのコネクタ、３は装置Ａからのデータを受信するデ
ータ・レシーバ回路、４は装置Ｂヘデータを送信するた
めのデータ・ドライバ回路、５は装置Ｂからのデータ會
受信するデータレシーバ回路、６は装置１Ａへデータを
送信するためのデータ・ドライバ回路、？は装置Ｂから
の同期用タ１ミング信号を受信するためのタイミング信
号レシーバ回路、８は装置Ａへ同期用タイミング信号を
送信するためのタイミング信号ドライバ回路、９は内部
タイミング信号発生器、１０は折返しデータ選択回路、
１１は折返し用タイミング信号選択回路、１２は折返し
指示信号線である。
のコネクタ、２は図示しない他方の装置Ｂと接続する九
°めのコネクタ、３は装置Ａからのデータを受信するデ
ータ・レシーバ回路、４は装置Ｂヘデータを送信するた
めのデータ・ドライバ回路、５は装置Ｂからのデータ會
受信するデータレシーバ回路、６は装置１Ａへデータを
送信するためのデータ・ドライバ回路、？は装置Ｂから
の同期用タ１ミング信号を受信するためのタイミング信
号レシーバ回路、８は装置Ａへ同期用タイミング信号を
送信するためのタイミング信号ドライバ回路、９は内部
タイミング信号発生器、１０は折返しデータ選択回路、
１１は折返し用タイミング信号選択回路、１２は折返し
指示信号線である。
第１図の従来例において、通常動作時には折返し指示信
号線１２がオフ状態であり、これにより折返しデータ選
択回路ｌＯはデータ・レシーバ回路５の出力信号をデー
タ・ドライバ回路６へ送出するようにし、また、折返し
用シ１ミング信号選択回路１１はタイミング信号レシー
バ回路１の出力信号をタイミング信号ドライバ回路８へ
送出するようにする。このため、図示しない装置Ａと装
置ｔＢとの間で、同期用タイミング信号にもとづいて通
常のデータ転送動作が行なわれてゆく。
号線１２がオフ状態であり、これにより折返しデータ選
択回路ｌＯはデータ・レシーバ回路５の出力信号をデー
タ・ドライバ回路６へ送出するようにし、また、折返し
用シ１ミング信号選択回路１１はタイミング信号レシー
バ回路１の出力信号をタイミング信号ドライバ回路８へ
送出するようにする。このため、図示しない装置Ａと装
置ｔＢとの間で、同期用タイミング信号にもとづいて通
常のデータ転送動作が行なわれてゆく。
一方、第１図図示の１ンタフエース変換器において折返
し試験を行なう場合には折返し指示信号線１２１−オン
状態とする０これにより、折返しデータ選択回路１０は
データ・レシーバ回路３の出力信号をデータ・ドライバ
回路６へ送出するようにし、また、折返し用タイミング
信号選択回路１１は内部タ１ミング信号発生器からの内
部タ１ミング信号をタイミング信号ドライバ回路８へ送
出するようにする。この丸め、折返し試験時においては
、図示しない装置Ａからの出力信号が１ンタフ工−ス変
換器内部で折返されることにな９．＃装置Ａにて送出デ
ータと受信データとを比較することにより、づンタフェ
ース変換器の内部回路の動作チェックが可能となる。
し試験を行なう場合には折返し指示信号線１２１−オン
状態とする０これにより、折返しデータ選択回路１０は
データ・レシーバ回路３の出力信号をデータ・ドライバ
回路６へ送出するようにし、また、折返し用タイミング
信号選択回路１１は内部タ１ミング信号発生器からの内
部タ１ミング信号をタイミング信号ドライバ回路８へ送
出するようにする。この丸め、折返し試験時においては
、図示しない装置Ａからの出力信号が１ンタフ工−ス変
換器内部で折返されることにな９．＃装置Ａにて送出デ
ータと受信データとを比較することにより、づンタフェ
ース変換器の内部回路の動作チェックが可能となる。
しかしながら、第１図図示の如き回路構成では。
一方の装置（この場合１図示しないＡｆ！ｌ置）に対応
するインタフェース部分についての、みしか試験するこ
とができず、他方の装置（この場合、図示しないＢ装置
）に対応するインタフェース部分については試験全行な
うことができないという欠点があるｎまた。内部に折返
しデータ選択回路、折返し用タイミング信号選択回路が
必要とされ論理ゲート回路数が増大するとともに、該選
択回路の付加により故障率が高まるという不利な点を招
いている。
するインタフェース部分についての、みしか試験するこ
とができず、他方の装置（この場合、図示しないＢ装置
）に対応するインタフェース部分については試験全行な
うことができないという欠点があるｎまた。内部に折返
しデータ選択回路、折返し用タイミング信号選択回路が
必要とされ論理ゲート回路数が増大するとともに、該選
択回路の付加により故障率が高まるという不利な点を招
いている。
本発明は上記問題点を解決し、簡単な構成で信頼性の高
い試験全行なえるようＫすることを目的とし、そしてそ
のため本発明は、異なるインタフェースを有する２つめ
装置間にもつけられ、該２つの装置のそれぞれにコネク
タを介して接続され、送信データ、受信データおよび同
期用タイミング信号を含む各種信号について該２つの装
置間のインタフェース変換を行なうインタフェース変換
器において、少なくともいずれか一方のコネクタの空き
ピンに該インタフェース変換器内部で発生される内部タ
イミング信号の信号ａｔ接続するとともに、当該タ、イ
ミング信号線が接続されたコネクタに対応して折返し用
コネクタをもうけ、該折返し用コネクタにおいて送信デ
ータ位置のピンと受信データ位置のピンを相互接続し、
さらに上記内部タイミング信号位置のピンと同期タイミ
ング信ンタフェース変換器の折返し試験を行なうことを
特徴とする〇 以下、本発明を図面によシ説明する。
い試験全行なえるようＫすることを目的とし、そしてそ
のため本発明は、異なるインタフェースを有する２つめ
装置間にもつけられ、該２つの装置のそれぞれにコネク
タを介して接続され、送信データ、受信データおよび同
期用タイミング信号を含む各種信号について該２つの装
置間のインタフェース変換を行なうインタフェース変換
器において、少なくともいずれか一方のコネクタの空き
ピンに該インタフェース変換器内部で発生される内部タ
イミング信号の信号ａｔ接続するとともに、当該タ、イ
ミング信号線が接続されたコネクタに対応して折返し用
コネクタをもうけ、該折返し用コネクタにおいて送信デ
ータ位置のピンと受信データ位置のピンを相互接続し、
さらに上記内部タイミング信号位置のピンと同期タイミ
ング信ンタフェース変換器の折返し試験を行なうことを
特徴とする〇 以下、本発明を図面によシ説明する。
第２図線本発明による実施例の１７タフエース変換器の
ブロック図であり１図中、１〜９は第１図と同一のもの
、１３は折返し用コネクタ、ａは送信データピン、ｂは
受信データビン、ｃ ハ内部タイミング信号ピン、ｄは
同期用タイミング信号ピンである。第２図図示のコネク
タ２におけるピンａ、ｂ、（ｌは第１図図示の従来例に
おけるビン位置ａ、ｂ、ｄと同一位置にあるものである
。また、第２図図示のビンＣは、第１図図示の従来例に
おいては空きビン位置として使用され丁いなかったもの
である。さらに１本発明にお跡ては、新たに、折返し用
コネクタ１３がもうけられており。
ブロック図であり１図中、１〜９は第１図と同一のもの
、１３は折返し用コネクタ、ａは送信データピン、ｂは
受信データビン、ｃ ハ内部タイミング信号ピン、ｄは
同期用タイミング信号ピンである。第２図図示のコネク
タ２におけるピンａ、ｂ、（ｌは第１図図示の従来例に
おけるビン位置ａ、ｂ、ｄと同一位置にあるものである
。また、第２図図示のビンＣは、第１図図示の従来例に
おいては空きビン位置として使用され丁いなかったもの
である。さらに１本発明にお跡ては、新たに、折返し用
コネクタ１３がもうけられており。
かつこの折返し用コネクタ１３においてビンａ２とピン
ｂ、ビンｄとビンＣがそれぞれ接続される構成含有して
いる。
ｂ、ビンｄとビンＣがそれぞれ接続される構成含有して
いる。
実施例において１通常動作時には図示しない装置Ａにコ
ネクタ１が接続され１図示しない装置Ｂにコネクタ２が
接続され、各種ドライバ回路、レシーバ回路により１ン
タフエース変換されつつデータ転送が行なわれてゆくよ
う和されている〇一方、試験時にお′いては、コネクタ
２に図示しない装置Ｂｌ接続する代わりに、折返し用コ
ネクタ１３ｔ？装着するようにする。これによ）、デー
タ・ドライバ回路番からの信号は折返し用コネクタ１！
Ｓ内部で折返されてデータ・レシーバ回路５へ人力され
、また内部タイミング信号発生器９からの内部タイミン
グ信号も同様に折返し用コネクタ１３内部で折返されて
タイミング信号レシーバ回路マヘ入力される。したがっ
て、試験時において、インタフェース変換器内のすべて
のインタフェース回路が使用されることになり、当該す
べての１ンタフ工−ス回路の試験が可能となる０以上説
明し友ように本発明によれば、インタフェース変換器内
部に余計な論理回路を付加するとく となか、かつすべてのインタフェース回路ｔ−試験する
ことができるので、試験の信頼性を高めることができそ
の効果は極めて大である。
ネクタ１が接続され１図示しない装置Ｂにコネクタ２が
接続され、各種ドライバ回路、レシーバ回路により１ン
タフエース変換されつつデータ転送が行なわれてゆくよ
う和されている〇一方、試験時にお′いては、コネクタ
２に図示しない装置Ｂｌ接続する代わりに、折返し用コ
ネクタ１３ｔ？装着するようにする。これによ）、デー
タ・ドライバ回路番からの信号は折返し用コネクタ１！
Ｓ内部で折返されてデータ・レシーバ回路５へ人力され
、また内部タイミング信号発生器９からの内部タイミン
グ信号も同様に折返し用コネクタ１３内部で折返されて
タイミング信号レシーバ回路マヘ入力される。したがっ
て、試験時において、インタフェース変換器内のすべて
のインタフェース回路が使用されることになり、当該す
べての１ンタフ工−ス回路の試験が可能となる０以上説
明し友ように本発明によれば、インタフェース変換器内
部に余計な論理回路を付加するとく となか、かつすべてのインタフェース回路ｔ−試験する
ことができるので、試験の信頼性を高めることができそ
の効果は極めて大である。
第１図は従来例のインタフェース変換器を示す図、第２
図は本発明による実施例のインタフェース変換器を示す
図でおる。図中１と２はコネクタ。
図は本発明による実施例のインタフェース変換器を示す
図でおる。図中１と２はコネクタ。
Claims (1)
- 異なる１ンタフエースを有する２つの装置間にもうけら
れ、該２つの装置のそれぞれにコネクタを介して接続さ
れ、送信データ、受信データおよび同期用タイミング信
号を含む各種信号について該２つの装置間のインタフェ
ース変換を行なうインタフェース変換器において、少な
くともいずれか一方のコネクタの空きピンに該１ンタ７
工−ス変換器内部で発生される内部タイミング信号の信
号ａｔ後接続るとともに、当該タイミング信号線が接続
され九コネクタに対応して折返し用コネクタをもうけ、
該折返し用コネクタにおいて送信データ位置のピンと受
信データ位置のピン金相互接続し、さらに上記内部タイ
ミング信号位置のピンと同期タイミング信号の位置のピ
ンとを相互接続し、該折返し用コネクタを対応するコネ
クタに装着すること和よりインタフェース変換器の折返
し試験を行なうことを特徴とするインタフェース変換器
の試験方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119720A JPS5820050A (ja) | 1981-07-30 | 1981-07-30 | インタフェ−ス変換器の試験方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56119720A JPS5820050A (ja) | 1981-07-30 | 1981-07-30 | インタフェ−ス変換器の試験方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5820050A true JPS5820050A (ja) | 1983-02-05 |
| JPS6260860B2 JPS6260860B2 (ja) | 1987-12-18 |
Family
ID=14768444
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56119720A Granted JPS5820050A (ja) | 1981-07-30 | 1981-07-30 | インタフェ−ス変換器の試験方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5820050A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145655A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | 通信制御装置 |
| JPS628249A (ja) * | 1985-07-03 | 1987-01-16 | Fujitsu Ltd | デ−タモニタ制御方式 |
-
1981
- 1981-07-30 JP JP56119720A patent/JPS5820050A/ja active Granted
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS6145655A (ja) * | 1984-08-10 | 1986-03-05 | Nec Corp | 通信制御装置 |
| JPS628249A (ja) * | 1985-07-03 | 1987-01-16 | Fujitsu Ltd | デ−タモニタ制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6260860B2 (ja) | 1987-12-18 |
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