JPH0366624B2 - - Google Patents
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- Publication number
- JPH0366624B2 JPH0366624B2 JP57104864A JP10486482A JPH0366624B2 JP H0366624 B2 JPH0366624 B2 JP H0366624B2 JP 57104864 A JP57104864 A JP 57104864A JP 10486482 A JP10486482 A JP 10486482A JP H0366624 B2 JPH0366624 B2 JP H0366624B2
- Authority
- JP
- Japan
- Prior art keywords
- speed clock
- test
- output
- low
- circuit
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
- H10P74/00—Testing or measuring during manufacture or treatment of wafers, substrates or devices
Landscapes
- Tests Of Electronic Circuits (AREA)
- Testing Or Measuring Of Semiconductors Or The Like (AREA)
- Semiconductor Integrated Circuits (AREA)
- Design And Manufacture Of Integrated Circuits (AREA)
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明はテスト機能を有する集積回路に関す
る。
る。
最近集積回路は更に超小形化の傾向にあるが、
これとともに超高速化が進められている。
これとともに超高速化が進められている。
しかして、従来集積回路においては適当な入力
パターンを与え、出力パターンが正答パターンと
一致するか否かにより良否を判定し、出力パター
ンが正答パターンと一致しなければ不良とみなす
所謂論理機能のテストや、出力パターンが０か１
に決まるタイミングがいつか、つまり入力パター
ンを与えた瞬間から出力パターンが現われるまで
の時間が仕様値を満足するか否かをテストする所
謂遅延時間のテストなどが行なわれる。
パターンを与え、出力パターンが正答パターンと
一致するか否かにより良否を判定し、出力パター
ンが正答パターンと一致しなければ不良とみなす
所謂論理機能のテストや、出力パターンが０か１
に決まるタイミングがいつか、つまり入力パター
ンを与えた瞬間から出力パターンが現われるまで
の時間が仕様値を満足するか否かをテストする所
謂遅延時間のテストなどが行なわれる。
ところが、集積回路の高速化が進むと特に入力
から出力が現われるまでの時間が極めて短くなる
ためいままでのICテスタなどではこれに対応で
きずこのため高速集積回路用のテスタを新たに開
発することが望まれている。しかし、このような
高速ICテスタを新たに開発するこのは経済的負
担が大きくなる欠点があつた。
から出力が現われるまでの時間が極めて短くなる
ためいままでのICテスタなどではこれに対応で
きずこのため高速集積回路用のテスタを新たに開
発することが望まれている。しかし、このような
高速ICテスタを新たに開発するこのは経済的負
担が大きくなる欠点があつた。
この発明は上記事情に鑑みてなされたもので、
高速テストを可能にしたテスト回路を有する集積
回路を提供することを目的とする。
高速テストを可能にしたテスト回路を有する集積
回路を提供することを目的とする。
被テスト回路を有する内部ロジツクに対し高速
クロツクを発生する手段、この高速クロツクを分
周した低速クロツクを発生する手段およびこれら
高速クロツクあるいは低速クロツクのいずれかを
選択する選択手段を有するテスト回路を設けテス
ト前後処理モード時選択手段にて低速クロツクを
選択し、この低速クロツクにて入力パターンを用
意し、その後テスト実行モードをまつて選択手段
にて複数サイクルの高速クロツクを選択し、最初
の高速クロツクにて入力パターンを被テスト回路
に入力するとともにこれに続く高速クロツクにて
被テスト回路の出力パターンをとり込みこの出力
をその後のテスト前後処理モードの低速クロツク
にて読み出しテストの判定を行なうようにしてい
る。
クロツクを発生する手段、この高速クロツクを分
周した低速クロツクを発生する手段およびこれら
高速クロツクあるいは低速クロツクのいずれかを
選択する選択手段を有するテスト回路を設けテス
ト前後処理モード時選択手段にて低速クロツクを
選択し、この低速クロツクにて入力パターンを用
意し、その後テスト実行モードをまつて選択手段
にて複数サイクルの高速クロツクを選択し、最初
の高速クロツクにて入力パターンを被テスト回路
に入力するとともにこれに続く高速クロツクにて
被テスト回路の出力パターンをとり込みこの出力
をその後のテスト前後処理モードの低速クロツク
にて読み出しテストの判定を行なうようにしてい
る。
高速化された集積回路にも最適なテスト結果が
得られ、しかも小規模なテスト専用の回路を組込
むだけなので経済的にも有利である。またテスト
実行モードとして複数サイクルにまたがるテスト
を行なうことができる利点もある。
得られ、しかも小規模なテスト専用の回路を組込
むだけなので経済的にも有利である。またテスト
実行モードとして複数サイクルにまたがるテスト
を行なうことができる利点もある。
以下、この発明の一実施例を図面に従い説明す
る。
る。
第１図は内部ロジツク全体を被テスト回路とす
る場合を示している。
る場合を示している。
図において１は内部ロジツクで、この内部ロジ
ツク１は入力側に入力レジスタ２出力側に出力レ
ジスタ３を夫々有している。
ツク１は入力側に入力レジスタ２出力側に出力レ
ジスタ３を夫々有している。
一方４は発振回路で、この発振回路４は例えば
ノツト回路を奇数個直列接続し高速クロツクを発
振するようにしている。この発振回路４の出力端
に上記高速クロツクを分周する分周回路５を接続
している。この場合分周回路５は上記高速クロツ
クを1/4に分周し低速クロツクを発生するもので、
２個のフリツプフロツプ５１，５２を有してい
る。
ノツト回路を奇数個直列接続し高速クロツクを発
振するようにしている。この発振回路４の出力端
に上記高速クロツクを分周する分周回路５を接続
している。この場合分周回路５は上記高速クロツ
クを1/4に分周し低速クロツクを発生するもので、
２個のフリツプフロツプ５１，５２を有してい
る。
そして上記発振回路４の出力端子を第１の選択
回路６の一方の入力端子に接続し、また上記分周
回路５の出力端子を上記選択回路６の他方の入力
端子に接続するとともに外部出力端子７に接続し
ている。
回路６の一方の入力端子に接続し、また上記分周
回路５の出力端子を上記選択回路６の他方の入力
端子に接続するとともに外部出力端子７に接続し
ている。
第１の選択回路６の出力端子を第２の選択回路
８の一方の入力端子に接続している。この第２の
選択回路８は他方の入力端子を外部クロツク端子
９に接続し、出力端子を上記内部ロジツク１に接
続し、さらに選択制御端子をテスト端子１０に接
続している。
８の一方の入力端子に接続している。この第２の
選択回路８は他方の入力端子を外部クロツク端子
９に接続し、出力端子を上記内部ロジツク１に接
続し、さらに選択制御端子をテスト端子１０に接
続している。
１１はテスト実行モードを指示するテスト開始
端子で、この端子１１はアンド回路１２を介して
テスト実行フリツプフロツプ１３のＤ端子に接続
している。このフリツプフロツプ１３はテスト実
行モード時“１”になり、テスト実行モードの終
了時“０”になるもので、Ｑ端子を第１の選択回
路６の選択制御端子に接続するとともに分周回路
５のフリツプフロツプ５１，５２のCLR端子に
夫々接続し、CLK端子を第２の選択回路８の選
択制御端子に接続している。
端子で、この端子１１はアンド回路１２を介して
テスト実行フリツプフロツプ１３のＤ端子に接続
している。このフリツプフロツプ１３はテスト実
行モード時“１”になり、テスト実行モードの終
了時“０”になるもので、Ｑ端子を第１の選択回
路６の選択制御端子に接続するとともに分周回路
５のフリツプフロツプ５１，５２のCLR端子に
夫々接続し、CLK端子を第２の選択回路８の選
択制御端子に接続している。
上記フリツプフロツプ１３のＱ端子および上記
第２の選択回路８の出力端子をアンド回路１４を
介してカウンタ１５に接続している。このカウン
タ１５は予め所定の値がセツトされ、テスト実行
モード時第２の選択回路８より出力されるクロツ
クの１サイクル毎に１ずつダウンカウントするも
ので、出力端子をノツト回路１６を介して上記ア
ンド回路１２に接続している。この場合、カウン
タ１５にセツトする値は（実行させたいサイクル
数−１）である。また、セツトするために必要な
ロジツクはここでは省略する。
第２の選択回路８の出力端子をアンド回路１４を
介してカウンタ１５に接続している。このカウン
タ１５は予め所定の値がセツトされ、テスト実行
モード時第２の選択回路８より出力されるクロツ
クの１サイクル毎に１ずつダウンカウントするも
ので、出力端子をノツト回路１６を介して上記ア
ンド回路１２に接続している。この場合、カウン
タ１５にセツトする値は（実行させたいサイクル
数−１）である。また、セツトするために必要な
ロジツクはここでは省略する。
次にその作用を説明する。
いま、テストモードにすべくテスト端子１０を
“１”にする。すると、第２の選択回路８は第１
の選択回路６の出力を選択するようになる。この
ときテスト開始端子１１は“０”なのでテスト実
行フリツプフロツプ１３は“０”でこれが第１の
選択回路６に与えられる。これにより第１の選択
回路６は分周回路５の出力を選択するようにな
り、この出力が第２の選択回路８を介して出力さ
れるようになる。この場合、発振回路４より第２
図ａに示す高速クロツクが出力されると、分周回
路５はこの高速クロツクを1/4に分周し第２図ｂ
に示す低速クロツクを発生している。したがつ
て、このときの第２図ｆに示す低速クロツクによ
りテスト前後処理モードになり内部ロジツク１へ
の入力パターンが準備される。このときカウンタ
１５はテスト実行モード実行させたいサイクル数
が例えば２サイクルとすれば１をセツトする。
“１”にする。すると、第２の選択回路８は第１
の選択回路６の出力を選択するようになる。この
ときテスト開始端子１１は“０”なのでテスト実
行フリツプフロツプ１３は“０”でこれが第１の
選択回路６に与えられる。これにより第１の選択
回路６は分周回路５の出力を選択するようにな
り、この出力が第２の選択回路８を介して出力さ
れるようになる。この場合、発振回路４より第２
図ａに示す高速クロツクが出力されると、分周回
路５はこの高速クロツクを1/4に分周し第２図ｂ
に示す低速クロツクを発生している。したがつ
て、このときの第２図ｆに示す低速クロツクによ
りテスト前後処理モードになり内部ロジツク１へ
の入力パターンが準備される。このときカウンタ
１５はテスト実行モード実行させたいサイクル数
が例えば２サイクルとすれば１をセツトする。
この状態で第２図ｃに示すようにテスト開始端
子１１に“１”を入力して第２図ｄに示すように
テスト実行フリツプフロツプ１３を“１”にセツ
トすると、今度は第１の選択回路６が発振回路４
の高速クロツクを選択するようになりこのクロツ
クが第２の選択回路８より出力され、これにより
第２図ｆに示す高速クロツクによるテスト実行モ
ードとなる。この場合最初の高速クロツクにて入
力パターンがレジスタ２に入力される。すると、
このレジスタ２を介して内部ロジツク１に入力パ
ターンが与えられ、所定時間後出力側に出力パタ
ーンが現われ、この出力パターンが次の高速クロ
ツクにて出力レジスタ３にとりこまれるようにな
る。
子１１に“１”を入力して第２図ｄに示すように
テスト実行フリツプフロツプ１３を“１”にセツ
トすると、今度は第１の選択回路６が発振回路４
の高速クロツクを選択するようになりこのクロツ
クが第２の選択回路８より出力され、これにより
第２図ｆに示す高速クロツクによるテスト実行モ
ードとなる。この場合最初の高速クロツクにて入
力パターンがレジスタ２に入力される。すると、
このレジスタ２を介して内部ロジツク１に入力パ
ターンが与えられ、所定時間後出力側に出力パタ
ーンが現われ、この出力パターンが次の高速クロ
ツクにて出力レジスタ３にとりこまれるようにな
る。
かかるテスト実行モードではカウンタ１５はア
ンド回路１４を介してクロツクが入る度にダウン
カウントする。そして、カウント内容が０になる
と第２図ｅに示す“１”出力が発生しこれにより
次のクロツクをまつてテスト実行フリツプフロツ
プ１３は“０”となり、同フリツプフロツプ１３
の“０”により再びテスト前後処理モードとな
る。すると、再び低速クロツクが発生されこの低
速クロツクにて出力レジスタ３の内容が読み出さ
れる。したがつて、この出力レジスタ３の内容か
ら入力パターンに対し正確な出力パターンが得ら
れたかを判断する論理機能のテスト結果が得られ
るとともに高速クロツクのクロツクとクロツクと
の間の時間つまり所定の許容遅延時間内に出力パ
ターンが現われたかを判断する遅延時間のテスト
結果が得られることになる。
ンド回路１４を介してクロツクが入る度にダウン
カウントする。そして、カウント内容が０になる
と第２図ｅに示す“１”出力が発生しこれにより
次のクロツクをまつてテスト実行フリツプフロツ
プ１３は“０”となり、同フリツプフロツプ１３
の“０”により再びテスト前後処理モードとな
る。すると、再び低速クロツクが発生されこの低
速クロツクにて出力レジスタ３の内容が読み出さ
れる。したがつて、この出力レジスタ３の内容か
ら入力パターンに対し正確な出力パターンが得ら
れたかを判断する論理機能のテスト結果が得られ
るとともに高速クロツクのクロツクとクロツクと
の間の時間つまり所定の許容遅延時間内に出力パ
ターンが現われたかを判断する遅延時間のテスト
結果が得られることになる。
以下、同様にしてテスト開始端子１１に“１”
を入力する毎に上述のテスト実行モードが得られ
ることになる。
を入力する毎に上述のテスト実行モードが得られ
ることになる。
その後全てのテストが終了したところでテスト
端子１０を“０”にすると、第２の選択回路８は
外部クロツク端子９からの入力を直接選択するよ
うになりこれ以後通常モードになる。
端子１０を“０”にすると、第２の選択回路８は
外部クロツク端子９からの入力を直接選択するよ
うになりこれ以後通常モードになる。
ここで、AC特性は外部出力端子７の出力つま
り分周回路５の低速クロツクを測定することによ
りテストできる。このときAC特性のテストはテ
ストモードおよび通常モードと無関係にできる。
り分周回路５の低速クロツクを測定することによ
りテストできる。このときAC特性のテストはテ
ストモードおよび通常モードと無関係にできる。
したがつて、このような構成によれば被テスト
回路を有する内部ロジツクに対しテスト前後処理
モードの低速クロツクとともにテスト実行モード
として高速クロツクが得られるので、かかる高速
クロツクを遅延時間を測定するクロツクとして用
いることにより遅延時間を正確に判断することが
できるなど高速化された集積回路に対し最適なテ
スト結果を期待できる。また低速クロツクは高速
クロツクを分周して得るようにしているので高速
クロツクに対応した正確なクロツクとして得られ
これによりテスト前後処理モードによる入力パタ
ーンの準備および出力パターンの読み出しを確実
に行なうこともできる。しかもこのようにテスト
回路内部で低速クロツクが自給できることで外部
の低速クロツク発生源を不用にできる利点もあ
る。さらに小規模なテスト専用回路を組込むだけ
で高速集積回路のテストができるので、高速用テ
スタを新たに開発することに比べ経済的にも極め
て有利である。更にまたテスト実行モードでは複
数サイクルの高速クロツクが得られるので複数サ
イクルにまたがるテストを行なうことができる。
また、分周回路の低速クロツクを外部に出力して
いるのでこの出力よりAC特性のテストをするこ
ともできる。この場合第１の選択回路の出力を用
いれば低速クロツクは勿論高速クロツクによつて
もAC特性のテストができる。
回路を有する内部ロジツクに対しテスト前後処理
モードの低速クロツクとともにテスト実行モード
として高速クロツクが得られるので、かかる高速
クロツクを遅延時間を測定するクロツクとして用
いることにより遅延時間を正確に判断することが
できるなど高速化された集積回路に対し最適なテ
スト結果を期待できる。また低速クロツクは高速
クロツクを分周して得るようにしているので高速
クロツクに対応した正確なクロツクとして得られ
これによりテスト前後処理モードによる入力パタ
ーンの準備および出力パターンの読み出しを確実
に行なうこともできる。しかもこのようにテスト
回路内部で低速クロツクが自給できることで外部
の低速クロツク発生源を不用にできる利点もあ
る。さらに小規模なテスト専用回路を組込むだけ
で高速集積回路のテストができるので、高速用テ
スタを新たに開発することに比べ経済的にも極め
て有利である。更にまたテスト実行モードでは複
数サイクルの高速クロツクが得られるので複数サ
イクルにまたがるテストを行なうことができる。
また、分周回路の低速クロツクを外部に出力して
いるのでこの出力よりAC特性のテストをするこ
ともできる。この場合第１の選択回路の出力を用
いれば低速クロツクは勿論高速クロツクによつて
もAC特性のテストができる。
なお、この発明は上記実施例にのみ限定されず
要旨を変更しない範囲で適宜変形して実施でき
る。例えば上述では高速クロツクが２サイクルの
場合を述べたが内部ロジツクにフリツプフロツプ
などを含み入力パターンに対し出力パターンが直
ちに求められず数クロツクを要する場合は数サイ
クルの高速クロツクを与えるようにすればよい。
この場合高速クロツクは内部ロジツクにも与えら
れる。また、上述の実施例では内部ロジツク全体
を被テストする場合を述べたが内部ロジツク中の
一部に含まれる被テスト回路をテストするような
場合にも適用できる。
要旨を変更しない範囲で適宜変形して実施でき
る。例えば上述では高速クロツクが２サイクルの
場合を述べたが内部ロジツクにフリツプフロツプ
などを含み入力パターンに対し出力パターンが直
ちに求められず数クロツクを要する場合は数サイ
クルの高速クロツクを与えるようにすればよい。
この場合高速クロツクは内部ロジツクにも与えら
れる。また、上述の実施例では内部ロジツク全体
を被テストする場合を述べたが内部ロジツク中の
一部に含まれる被テスト回路をテストするような
場合にも適用できる。
第１図はこの発明の一実施例を示す概略的構成
図、第２図は同実施例を説明するためのタイムチ
ヤートである。 １……内部ロジツク、２……入力レジスタ、３
……出力レジスタ、４……発振回路、５……分周
回路、６，８……選択回路、７……外部出力端
子、９……クロツク端子、１０……テスト端子、
１１……テスト開始端子、１２，１４……アンド
回路、１３……テスト実行フリツプフロツプ、１
５……カウンタ、１６……ノツト回路。
図、第２図は同実施例を説明するためのタイムチ
ヤートである。 １……内部ロジツク、２……入力レジスタ、３
……出力レジスタ、４……発振回路、５……分周
回路、６，８……選択回路、７……外部出力端
子、９……クロツク端子、１０……テスト端子、
１１……テスト開始端子、１２，１４……アンド
回路、１３……テスト実行フリツプフロツプ、１
５……カウンタ、１６……ノツト回路。
Claims (1)
- 【特許請求の範囲】 １ 被テスト回路を有する内部ロジツクと、高速
クロツクを発生する手段と、上記高速クロツクを
分周して低速クロツクを発生する手段と、上記高
速クロツクあるいは低速クロツクのいずれかを選
択する選択手段とを具備し、テスト前後処理モー
ドとして選択手段にて低速クロツクを選択すると
ともにテスト実行モードとして選択手段にて高速
クロツクを選択して上記被テスト回路の諸テスト
を可能にしたことを特徴とする集積回路。 ２ 上記内部ロジツクは入力レジスタおよび出力
レジスタを有し、上記テスト前後処理モードの低
速クロツクにて準備された入力パターンが上記テ
スト実行モードの最初の高速クロツクにて上記入
力レジスタに入力されこれに続く高速クロツクに
て内部ロジツクの出力パターンが出力レジスタに
とりこまれその後のテスト前後処理モードの低速
クロツクにて上記出力レジスタの内容が読み出さ
れるようにしたことを特徴とする特許請求の範囲
第１項記載の集積回路。 ３ 上記高速クロツクを発生する手段は奇数個の
ノツト回路を直列に接続したものであることを特
徴とする特許請求の範囲第１項又は第２項に記載
の集積回路。 ４ 上記選択手段の出力を外部に出力可能にした
ことを特徴とする特許請求の範囲第１項乃至第３
項のいずれかに記載の集積回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57104864A JPS58222534A (ja) | 1982-06-18 | 1982-06-18 | 集積回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57104864A JPS58222534A (ja) | 1982-06-18 | 1982-06-18 | 集積回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58222534A JPS58222534A (ja) | 1983-12-24 |
| JPH0366624B2 true JPH0366624B2 (ja) | 1991-10-18 |
Family
ID=14392104
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57104864A Granted JPS58222534A (ja) | 1982-06-18 | 1982-06-18 | 集積回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58222534A (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61191973A (ja) * | 1985-02-20 | 1986-08-26 | Fujitsu Ltd | 試験回路をそなえた半導体集積回路 |
| JPH0810724B2 (ja) * | 1987-08-05 | 1996-01-31 | 富士通株式会社 | ゲ−トアレイ及びメモリを有する半導体集積回路装置 |
| JPH0740059B2 (ja) * | 1988-06-15 | 1995-05-01 | 富士通株式会社 | 超大規模集積回路の試験容易化方法 |
-
1982
- 1982-06-18 JP JP57104864A patent/JPS58222534A/ja active Granted
Also Published As
| Publication number | Publication date |
|---|---|
| JPS58222534A (ja) | 1983-12-24 |
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