JPS58206168A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
- Publication number
- JPS58206168A JPS58206168A JP57087989A JP8798982A JPS58206168A JP S58206168 A JPS58206168 A JP S58206168A JP 57087989 A JP57087989 A JP 57087989A JP 8798982 A JP8798982 A JP 8798982A JP S58206168 A JPS58206168 A JP S58206168A
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- JP
- Japan
- Prior art keywords
- fet
- gate
- active layer
- layer
- electrode
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D30/00—Field-effect transistors [FET]
- H10D30/80—FETs having rectifying junction gate electrodes
Landscapes
- Junction Field-Effect Transistors (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はショットキ・ゲートおよび＠縁ゲートによる電
界効果トランジスタを用いた半導体装置及びその製造方
法に関する。ものである。
界効果トランジスタを用いた半導体装置及びその製造方
法に関する。ものである。
従来、電界効果トランジスタ（以下ＦＩＴと略す）を用
い七インバータは第１図に示す如く、エンハンスメント
（以下１−Ｆ’ＫＴと略す）と、ディプリーション（以
下Ｄ−ＦＫＴと略す）との二櫨類の相異なる能動層をも
つＰＥＴで構成されていた。図中１１は半導体基板、１
２はｌＩＣ−ＦＦ１Ｔ用能動層、１３ 、１５゜１７は
オーム性金属層、１８はＤ−ＦＥＴ用能動層、１９．１
９は空乏層を示す。っまシ、ＦＦ１Ｔのゲート構成を７
ヨツトキ或いは絶縁ゲートの一種類に限って、Ｅ−及び
Ｄ−ＦＥＴの両方に適用するため、Ｄ−ＩＦｌｎＴの能
動層の担体濃度または厚さはＥ−ＩＴよりも高濃度また
は厚くなっている。
い七インバータは第１図に示す如く、エンハンスメント
（以下１−Ｆ’ＫＴと略す）と、ディプリーション（以
下Ｄ−ＦＫＴと略す）との二櫨類の相異なる能動層をも
つＰＥＴで構成されていた。図中１１は半導体基板、１
２はｌＩＣ−ＦＦ１Ｔ用能動層、１３ 、１５゜１７は
オーム性金属層、１８はＤ−ＦＥＴ用能動層、１９．１
９は空乏層を示す。っまシ、ＦＦ１Ｔのゲート構成を７
ヨツトキ或いは絶縁ゲートの一種類に限って、Ｅ−及び
Ｄ−ＦＥＴの両方に適用するため、Ｄ−ＩＦｌｎＴの能
動層の担体濃度または厚さはＥ−ＩＴよりも高濃度また
は厚くなっている。
このように、従来のインバータでは、Ｅ及びＤ−Ｌ Ｆ
ＥＴ用の二種類の能動層を必要とし、従って製造工程も
複雑となるという欠点があったっまた、Ｅ −ＦＥＴ用
の能動層が設計通シに出来ても、Ｄ−ＦＥＴの負荷電流
が最適化されているとは限らないという欠点があった。
ＥＴ用の二種類の能動層を必要とし、従って製造工程も
複雑となるという欠点があったっまた、Ｅ −ＦＥＴ用
の能動層が設計通シに出来ても、Ｄ−ＦＥＴの負荷電流
が最適化されているとは限らないという欠点があった。
本発明はこれらの欠点を解決するため、Ｅ−及びＤ −
ＦＥＴの能動層を同一として、ドライバとして用いるＥ
−ＰＥＴのゲートは障壁（φＢ３）の高いショットキ接
合とし、負荷として用いるＤ−ＦＥＴのゲートは、実効
的に障壁の低い絶縁ゲートとすることにより、容易にイ
ンバータを構成することを可能ならしめることを目的と
するものである。
ＦＥＴの能動層を同一として、ドライバとして用いるＥ
−ＰＥＴのゲートは障壁（φＢ３）の高いショットキ接
合とし、負荷として用いるＤ−ＦＥＴのゲートは、実効
的に障壁の低い絶縁ゲートとすることにより、容易にイ
ンバータを構成することを可能ならしめることを目的と
するものである。
前記の目的を達成するため、本発明はエン・・ンスメン
ト形と、ディプリーション形との二種類の電界効果トラ
ンジスタを用いたインバータに２いて、同一の担体濃度
及び厚さを有する単一の能動層金膜け、前記の能動層に
対してショットキ・ゲートを有する電界効果トランジス
タをエン・・・ンスメント形とし、かつ前記の能動層に
対して、絶縁ゲートを有する電界効果トランジスタをデ
ィプリーション形負荷として用いることを特徴とする半
導体装置を発明の要旨とするものでちる。
ト形と、ディプリーション形との二種類の電界効果トラ
ンジスタを用いたインバータに２いて、同一の担体濃度
及び厚さを有する単一の能動層金膜け、前記の能動層に
対してショットキ・ゲートを有する電界効果トランジス
タをエン・・・ンスメント形とし、かつ前記の能動層に
対して、絶縁ゲートを有する電界効果トランジスタをデ
ィプリーション形負荷として用いることを特徴とする半
導体装置を発明の要旨とするものでちる。
さらに本発明は半導体基板の主面に、一様なる能動層を
形成する工程と、前記の能動層上に砲縁膜を形成する工
程と、前記の絶縁課の一部を味テする工程と、前記の能
動層に対し７ヨントキ接合を得る金属層を被着する工程
と、前記の金属増分バタン化してショットキ・ゲート及
び絶縁ゲートを同時に得る工程とを含むことに４ｅとす
る半導体装置の製造方法を発明の要旨とするものである
。
形成する工程と、前記の能動層上に砲縁膜を形成する工
程と、前記の絶縁課の一部を味テする工程と、前記の能
動層に対し７ヨントキ接合を得る金属層を被着する工程
と、前記の金属増分バタン化してショットキ・ゲート及
び絶縁ゲートを同時に得る工程とを含むことに４ｅとす
る半導体装置の製造方法を発明の要旨とするものである
。
次に本発明の実施例を添附図面について説明する。なお
実施例は一つの例示であって、本発明のｎ！岬を逸脱し
ない範囲内で、種々の変更あるいは改良を行いうること
は云うまでもない。
実施例は一つの例示であって、本発明のｎ！岬を逸脱し
ない範囲内で、種々の変更あるいは改良を行いうること
は云うまでもない。
第２図（ａ）〜（ｄ）は本発明の半導体装置とその製造
方法を示す。ＧａＡｓ 、 Ｓｉ等の半導体基板２１上
に、エビタキ７ヤル成長またはイオン注入により能動層
２２を形成する。イオン注入の場合は打込みイオンの活
性化のため７００〜１０００°Ｃで１０〜３０分間程度
の熱処理が必要である（第２図ａ）。
方法を示す。ＧａＡｓ 、 Ｓｉ等の半導体基板２１上
に、エビタキ７ヤル成長またはイオン注入により能動層
２２を形成する。イオン注入の場合は打込みイオンの活
性化のため７００〜１０００°Ｃで１０〜３０分間程度
の熱処理が必要である（第２図ａ）。
次いで、５１０２またはＧａ Ａｓの酸化ｇ２３を、熱
酸化、プラズマ酸化またはスパッタ等の方法により、厚
さ約１００ないし２０００ Ｘに形成する（第２図ｂ）
。
酸化、プラズマ酸化またはスパッタ等の方法により、厚
さ約１００ないし２０００ Ｘに形成する（第２図ｂ）
。
次にソース、ドレインとなる領域の酸化膜を開口して能
動層２２を露出しオーム性接触を得る金属ノー例えばＧ
ａ Ａｓの場合、Ａｕ −００合金糸の金属ノーを被着
し、公知の技術によりパターン化し４００〜ｓｏｏ’ｃ
で３０秒〜５分間程度の熱処理によシオーム性電極を得
る。ここで２４はＫ −ＦＥＴのソース電極、２５はＥ
−Ｆ’ＥＴのドレイン電極及びＤ −ＩＴのソース電極
、２６はＤ −ＦＩＴのドレイン電極である（第２図Ｃ
） 続いて、Ｅ −ＦＩＴのゲートとなる領域の酸化膜を除
去した後、Ｅ−及びＤ −’ｌ：Ｔのゲート電極用金属
として、例えばＴｉ／Ｐｔ／Ａｕ 、 Ｍｏ 、 ｋＬ
、 Ｃ！ｒ／Ａｕ等の金属層２４．２５．２６を約０
．１〜Ｌ”ｍの厚さに被着し、パターン化してＢ −Ｆ
ＥＴにはショットキ・ゲート電極２７、Ｄ −ＦＥＴ
Ｋは絶縁ゲート電極２８が形成さｎる。インバータを得
るには、Ｄ −ＰＥＴの絶縁ゲート電極２８をソース電
極２５に配線すればよい（第２図ｄ）。Ｋ ＝ ＦＥＴ
のゲート電極２７はショットキ接合となっており、人力
信号がＯｖのとき、ショットキ接合障壁高さくψＢｎ）
分だけの空乏層２９が能動層に対して拡が９、芝流が流
れない。一方、Ｄ−ＦＢＴではゲー１＋４Ｑ２８は絶縁
ゲートとなって２す１、能動層の表面状態密度が比較的
小さい場合、能動看側から見た絶泳ゲートの障壁高さは
、ショットキ汲合の障壁高さよりも低くなる。従って、
Ｄ−ＦＥＴのゲート電極２８から拡がる空乏層２９′は
Ｂ −ＦＥＴと同一の能動層２２に対して、空乏層２９
上シも小さくなり、負荷として用いることかでさる。
動層２２を露出しオーム性接触を得る金属ノー例えばＧ
ａ Ａｓの場合、Ａｕ −００合金糸の金属ノーを被着
し、公知の技術によりパターン化し４００〜ｓｏｏ’ｃ
で３０秒〜５分間程度の熱処理によシオーム性電極を得
る。ここで２４はＫ −ＦＥＴのソース電極、２５はＥ
−Ｆ’ＥＴのドレイン電極及びＤ −ＩＴのソース電極
、２６はＤ −ＦＩＴのドレイン電極である（第２図Ｃ
） 続いて、Ｅ −ＦＩＴのゲートとなる領域の酸化膜を除
去した後、Ｅ−及びＤ −’ｌ：Ｔのゲート電極用金属
として、例えばＴｉ／Ｐｔ／Ａｕ 、 Ｍｏ 、 ｋＬ
、 Ｃ！ｒ／Ａｕ等の金属層２４．２５．２６を約０
．１〜Ｌ”ｍの厚さに被着し、パターン化してＢ −Ｆ
ＥＴにはショットキ・ゲート電極２７、Ｄ −ＦＥＴ
Ｋは絶縁ゲート電極２８が形成さｎる。インバータを得
るには、Ｄ −ＰＥＴの絶縁ゲート電極２８をソース電
極２５に配線すればよい（第２図ｄ）。Ｋ ＝ ＦＥＴ
のゲート電極２７はショットキ接合となっており、人力
信号がＯｖのとき、ショットキ接合障壁高さくψＢｎ）
分だけの空乏層２９が能動層に対して拡が９、芝流が流
れない。一方、Ｄ−ＦＢＴではゲー１＋４Ｑ２８は絶縁
ゲートとなって２す１、能動層の表面状態密度が比較的
小さい場合、能動看側から見た絶泳ゲートの障壁高さは
、ショットキ汲合の障壁高さよりも低くなる。従って、
Ｄ−ＦＥＴのゲート電極２８から拡がる空乏層２９′は
Ｂ −ＦＥＴと同一の能動層２２に対して、空乏層２９
上シも小さくなり、負荷として用いることかでさる。
なお化合物半導体基板上の同一なる能動ノーに対し、シ
ョットキ・ゲートを有する電界効果トランジスタをドラ
イバとし、該能動ｊ祷に対し下色縁ゲートを有する電界
効果トランジスタを負荷としてインバータを構成する。
ョットキ・ゲートを有する電界効果トランジスタをドラ
イバとし、該能動ｊ祷に対し下色縁ゲートを有する電界
効果トランジスタを負荷としてインバータを構成する。
以上説明したようＫ、本発明によれｑ ｍ −Ｆ’ＥＴ
にショットキ障壁の高い／ヨットキ接合ゲートを用い、
負荷側Ｄ −１：Ｔは俄縁ゲート’を用いているため、
同一の能動層釦対してＤ −ＦｇＴでは仝乏層孤がりが
Ｅ−ＦｍＴよりも小さくなる。従って、従来技術の妬＜
ｂ ＋ Ｄ Ｆ−ＦＥＴ用の二種類の能動１ｉを
形成することが不要となるという利点がある。
にショットキ障壁の高い／ヨットキ接合ゲートを用い、
負荷側Ｄ −１：Ｔは俄縁ゲート’を用いているため、
同一の能動層釦対してＤ −ＦｇＴでは仝乏層孤がりが
Ｅ−ＦｍＴよりも小さくなる。従って、従来技術の妬＜
ｂ ＋ Ｄ Ｆ−ＦＥＴ用の二種類の能動１ｉを
形成することが不要となるという利点がある。
便って、Ｅ−Ｆ元Ｔ用の能動層を形成するだげで良く、
Ｄ −Ｆ’ＥＴ用の能動層の担体礫度及び厚さ全制鉤す
る必要がなく、製造工程が簡素となる利点がある。
Ｄ −Ｆ’ＥＴ用の能動層の担体礫度及び厚さ全制鉤す
る必要がなく、製造工程が簡素となる利点がある。
ぼた、Ｄ −ＦＥＴの絶縁ゲート用の絶縁膜の厚さ金利
価することｌこより、負荷電流を最適化することができ
るので、インバータを構成単位とする集積回路を容易に
得ることができる。
価することｌこより、負荷電流を最適化することができ
るので、インバータを構成単位とする集積回路を容易に
得ることができる。
第１図は従来のショットキ接合電界効果トランジスタを
用いたインバータの断面図、第２図（ａ）〜（ｄｌは本
発明によるインバータの実施例の断面図である。 １１．２１・・半導体基板、１２．２２・・Ｒ−ＦＥＴ
用能動層、１３ 、１５ 、１７ 、２４ 、２５ 、
２６・・・オーム曲金属層、１４．１６．２７．２８・
・・ショットキ・ゲート金属層、１８・・・Ｄ −ＦＥ
Ｔ用能動層、１９，１９，２９．２９’・・空乏上、２
３・・１１−。 特許出願人 日本電信電話公社 第 第１図 １９１９′ −）２３ ２４ ２５．２６ ２９ ２９′
用いたインバータの断面図、第２図（ａ）〜（ｄｌは本
発明によるインバータの実施例の断面図である。 １１．２１・・半導体基板、１２．２２・・Ｒ−ＦＥＴ
用能動層、１３ 、１５ 、１７ 、２４ 、２５ 、
２６・・・オーム曲金属層、１４．１６．２７．２８・
・・ショットキ・ゲート金属層、１８・・・Ｄ −ＦＥ
Ｔ用能動層、１９，１９，２９．２９’・・空乏上、２
３・・１１−。 特許出願人 日本電信電話公社 第 第１図 １９１９′ −）２３ ２４ ２５．２６ ２９ ２９′
Claims (1)
- 【特許請求の範囲】 （υエンハンスメント形と、ディプリーション形との二
種類の電界効果トランジスタを用いたインバータにおい
て、同一の担体濃度及び厚さを有する単一の能動層を設
け、前記の能動層に対してショットキ・ゲートを有する
電界効果トランジスタをエンハンスメント形とし、かつ
前記の能動層に対して、絶縁ゲートを有する電界効果ト
ランジスタをディプリーション形負荷として用いること
を特徴とする半導体装置。 （２）半導体基板の主面に、一様なる能動層を形成する
工程と、前記の能動層上に絶縁膜を形成する工程と、前
記の絶縁膜の一部を除去する工程と、前記の能動層に対
し、ショットキ接合を得る金属層を破着する工程と、前
記の金属層をバタン化して／ヨノトキ・ゲート及び絶縁
ゲートを同時に得る工程と金含むことを特徴とする半導
体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57087989A JPS58206168A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57087989A JPS58206168A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58206168A true JPS58206168A (ja) | 1983-12-01 |
Family
ID=13930217
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57087989A Pending JPS58206168A (ja) | 1982-05-26 | 1982-05-26 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58206168A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617662A (ja) * | 1984-06-22 | 1986-01-14 | Mitsubishi Electric Corp | 固体撮像素子 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS544577A (en) * | 1977-06-13 | 1979-01-13 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS54144181A (en) * | 1978-04-28 | 1979-11-10 | Nec Corp | Integrated inverter circuit |
-
1982
- 1982-05-26 JP JP57087989A patent/JPS58206168A/ja active Pending
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS544577A (en) * | 1977-06-13 | 1979-01-13 | Fujitsu Ltd | Semiconductor integrated circuit |
| JPS54144181A (en) * | 1978-04-28 | 1979-11-10 | Nec Corp | Integrated inverter circuit |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS617662A (ja) * | 1984-06-22 | 1986-01-14 | Mitsubishi Electric Corp | 固体撮像素子 |
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