JPS58212162A - 半導体装置およびその製造方法 - Google Patents
半導体装置およびその製造方法Info
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- JPS58212162A JPS58212162A JP57095190A JP9519082A JPS58212162A JP S58212162 A JPS58212162 A JP S58212162A JP 57095190 A JP57095190 A JP 57095190A JP 9519082 A JP9519082 A JP 9519082A JP S58212162 A JPS58212162 A JP S58212162A
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Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
- Semiconductor Memories (AREA)
- Solid State Image Pick-Up Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は超高密度化の可能な半導体装置およびその製造
方法に関する。
方法に関する。
超高集積化回路装置（ＶＬＳＩ） で、単体の機能要素
として利用されるメモリにおいては、同メモリセル領域
とその周辺回路の機能要素とが著しく近接したものとな
るとともに、同メモリセルに蓄積される電荷量も微小で
あるため、たとえば、上記周辺回路を構成するＭＯＳ）
ランジスタを飽和領域で動作させると、そのドレイン領
域からインパクトイオン化現象によって少数キャリアが
発生し、このキャリアが上記メモリセル領域まで拡散到
達して、そのメモリ状態を変動させるという異常動作を
生ずることがある。これはメモリ誤動作として現われる
ため、この誤動作防止対策がＶＬＳＩメモリ装置の重要
課題のひとつである０′従来、かかる誤動作防止対策を
講じた半導体装置として、第１図の断面図に示すメモリ
装置が知られている。この装置は、ｐ型シリコン基板１
の内部に結晶欠陥領域１−Ａを層状に造り込み、同基板
１の表面部を局部酸化形成膜（ＬＯＧＯ３膜）２で分離
し、一方の表面領域に、第１多結晶ゲート層３．第２多
結晶ゲート層４およびｎ＋型型数散層５りなるソース領
域をそなえるメモリキャパシタ（メモリセル）６を形・
成するとともに、他方の表面領域に、多結晶ゲート層７
．ｎ＋型型数散層８９よりなるソース領域、ドレイン領
域を有するＭＯＳトランジスタ１０を形成したものであ
る。なお、この装置の最浅部には、燐珪酸ガラス（ＰＳ
Ｇ）膜よりなる保護層１１および外部電極配線層に結線
されるアルミニウム膜よりなる第２ゲート電極１２、ソ
ース電極１３．ドレイン電極１４が周知の形成方法で設
けられており、また、各ゲート層下には薄いゲート絶縁
膜ならび質ゲート層間絶縁膜が存在することも、通常の
メ阜ｊ′す）セルないしＭＯＳトランジそ夕と同じであ
る。この装置では、上記ＭＯ３）ランジスタ１０の側の
表面領域で発生した少数キャリアを下方の結晶欠陥領域
？Ａで消滅させるのが狙いであるが、表面層部１−Ｂの
厚みの制御がなかなか困難な現状では、たとえば、その
厚さが１０μｍ以上になると、その効果が不完全になり
、上記ＭＯ８）ランラスタ１ｏ側で発生したキャリアが
９図中の矢印で示されるように、メモリセル６の領域ま
で拡散到達し、これによる誤動作を完全に除去すること
ができなかった。
として利用されるメモリにおいては、同メモリセル領域
とその周辺回路の機能要素とが著しく近接したものとな
るとともに、同メモリセルに蓄積される電荷量も微小で
あるため、たとえば、上記周辺回路を構成するＭＯＳ）
ランジスタを飽和領域で動作させると、そのドレイン領
域からインパクトイオン化現象によって少数キャリアが
発生し、このキャリアが上記メモリセル領域まで拡散到
達して、そのメモリ状態を変動させるという異常動作を
生ずることがある。これはメモリ誤動作として現われる
ため、この誤動作防止対策がＶＬＳＩメモリ装置の重要
課題のひとつである０′従来、かかる誤動作防止対策を
講じた半導体装置として、第１図の断面図に示すメモリ
装置が知られている。この装置は、ｐ型シリコン基板１
の内部に結晶欠陥領域１−Ａを層状に造り込み、同基板
１の表面部を局部酸化形成膜（ＬＯＧＯ３膜）２で分離
し、一方の表面領域に、第１多結晶ゲート層３．第２多
結晶ゲート層４およびｎ＋型型数散層５りなるソース領
域をそなえるメモリキャパシタ（メモリセル）６を形・
成するとともに、他方の表面領域に、多結晶ゲート層７
．ｎ＋型型数散層８９よりなるソース領域、ドレイン領
域を有するＭＯＳトランジスタ１０を形成したものであ
る。なお、この装置の最浅部には、燐珪酸ガラス（ＰＳ
Ｇ）膜よりなる保護層１１および外部電極配線層に結線
されるアルミニウム膜よりなる第２ゲート電極１２、ソ
ース電極１３．ドレイン電極１４が周知の形成方法で設
けられており、また、各ゲート層下には薄いゲート絶縁
膜ならび質ゲート層間絶縁膜が存在することも、通常の
メ阜ｊ′す）セルないしＭＯＳトランジそ夕と同じであ
る。この装置では、上記ＭＯ３）ランジスタ１０の側の
表面領域で発生した少数キャリアを下方の結晶欠陥領域
？Ａで消滅させるのが狙いであるが、表面層部１−Ｂの
厚みの制御がなかなか困難な現状では、たとえば、その
厚さが１０μｍ以上になると、その効果が不完全になり
、上記ＭＯ８）ランラスタ１ｏ側で発生したキャリアが
９図中の矢印で示されるように、メモリセル６の領域ま
で拡散到達し、これによる誤動作を完全に除去すること
ができなかった。
更に、第２図の断面図のように、第１図示構造に加えて
、上記メモリセル６と上記ＭＯＳトランジスターｏとの
間に、ｐ＋型型数散層１５よる分離領域を設けることに
よって、不要キャリアの拡散進入を阻止することも実施
されているが、この場合には、上記？型拡散層１６を１
０μｍ程度の深さにしなければその効果も十分に得られ
ず、また、浅い拡散層で能動素子を形成することを基本
とするＶＬＳＩ技術では、かかる深い拡散工程は製造上
□） の隘路である。尚、第′２図で第１図と同一番号は同一
部分を示す。
、上記メモリセル６と上記ＭＯＳトランジスターｏとの
間に、ｐ＋型型数散層１５よる分離領域を設けることに
よって、不要キャリアの拡散進入を阻止することも実施
されているが、この場合には、上記？型拡散層１６を１
０μｍ程度の深さにしなければその効果も十分に得られ
ず、また、浅い拡散層で能動素子を形成することを基本
とするＶＬＳＩ技術では、かかる深い拡散工程は製造上
□） の隘路である。尚、第′２図で第１図と同一番号は同一
部分を示す。
本発明の目的は、上述の従来装置における問題ｊ点を解
消するもので、第１に、多量の結晶欠陥を有する半導体
基板の所定表面部に結晶欠陥の少ない分離領域をそなえ
、上記分離領域内に回路能動要素を構成した半導体装置
を提供し、第２に、上記多量の結晶欠陥を有する領域と
上記結晶欠陥の少ない分離領域とを比較的簡単に実現し
得る有用な製造方法を提供することにある。
消するもので、第１に、多量の結晶欠陥を有する半導体
基板の所定表面部に結晶欠陥の少ない分離領域をそなえ
、上記分離領域内に回路能動要素を構成した半導体装置
を提供し、第２に、上記多量の結晶欠陥を有する領域と
上記結晶欠陥の少ない分離領域とを比較的簡単に実現し
得る有用な製造方法を提供することにある。
本発明の半導体装置は、実施例構造を第３図の要部断面
図に示したように、ｐ型シリコン基板１の表面部に多量
の結晶欠陥を有する結晶欠陥層１−Ａおよび同結晶欠陥
層゛内の所定部に結晶欠陥の少ない分離領域１−Ｂをそ
なえており、回路能動要素としてのメモリセル６および
ＭＯＳ）ランジスタ１０が、それぞれ、上記分離領域１
−Ｂ内に造り込まれたものである。なお、第３図中の各
構体符号は、前、記第１図ならびに同第２図に示した半
導体装置のものと対応した構体を表わしたものである。
図に示したように、ｐ型シリコン基板１の表面部に多量
の結晶欠陥を有する結晶欠陥層１−Ａおよび同結晶欠陥
層゛内の所定部に結晶欠陥の少ない分離領域１−Ｂをそ
なえており、回路能動要素としてのメモリセル６および
ＭＯＳ）ランジスタ１０が、それぞれ、上記分離領域１
−Ｂ内に造り込まれたものである。なお、第３図中の各
構体符号は、前、記第１図ならびに同第２図に示した半
導体装置のものと対応した構体を表わしたものである。
すなわち、本発明の半導体装置によれば、近接配置され
る両回路能動要素、たとえば、前記メモリセル６および
前記ＭＯ８）ランジスタ１０が、それぞれ、前記結晶欠
陥層？Ａのマトリックス領域で完全に囲まれた前記分離
領域１−Ｂ内に存在するものであるから、前記ＭＯ８Ｉ
−ランジスタ１０のドレイン領域９で発生した少数キャ
リアも、前記欠陥層１−Ａのマトリクス領域において確
実に再結合消滅されるため、近接の前記メモリセル６の
分離領域には全く到達せず、したがって、前記メモリセ
ル６の特性を損なうという不都合が完全に排除される。
る両回路能動要素、たとえば、前記メモリセル６および
前記ＭＯ８）ランジスタ１０が、それぞれ、前記結晶欠
陥層？Ａのマトリックス領域で完全に囲まれた前記分離
領域１−Ｂ内に存在するものであるから、前記ＭＯ８Ｉ
−ランジスタ１０のドレイン領域９で発生した少数キャ
リアも、前記欠陥層１−Ａのマトリクス領域において確
実に再結合消滅されるため、近接の前記メモリセル６の
分離領域には全く到達せず、したがって、前記メモリセ
ル６の特性を損なうという不都合が完全に排除される。
第３図の実施例構造は、ダイナミックＲＡＭのメモリセ
ル部と周辺回路のＭＯＳトランジスタ部との要部構成を
示す典型例であるが、さらに、同構成の製造方法を第４
図の上記ダイナミックＲＡＭの製造工程図により詳しく
のべる。
ル部と周辺回路のＭＯＳトランジスタ部との要部構成を
示す典型例であるが、さらに、同構成の製造方法を第４
図の上記ダイナミックＲＡＭの製造工程図により詳しく
のべる。
例えば、炭素濃度が３Ｘ１６ Ｃｍ ＋酸素濃度が
１０×１８ ｃｍ のｐ型シリコン基板１−Ｃの上に膜
厚５００への酸化ケイ素被膜１６を酸素中の熱処理によ
り成長させ、さらに、゛この酸化ケイ素被膜１６の上に
膜厚１ｏ０〇への窒化ケイ素被膜１７を被着する。次に
、ホトレジストマスクを用いて、上記窒化ケイ素１７お
よび酸化ケイ素被膜１６を工ッチングにより、所定形状
に開口する〔第３図（ａ）〕。
１０×１８ ｃｍ のｐ型シリコン基板１−Ｃの上に膜
厚５００への酸化ケイ素被膜１６を酸素中の熱処理によ
り成長させ、さらに、゛この酸化ケイ素被膜１６の上に
膜厚１ｏ０〇への窒化ケイ素被膜１７を被着する。次に
、ホトレジストマスクを用いて、上記窒化ケイ素１７お
よび酸化ケイ素被膜１６を工ッチングにより、所定形状
に開口する〔第３図（ａ）〕。
この後、酸素濃度が０１係のアルゴン−酸素混合ガス中
で１１００℃ 、４時間の熱処理を施す。この時、シリ
コン基板１−Ｃ中に含丑れる酸素は上記被膜開口部から
外方拡散されるので、同シリコン基板１−Ｃの内部およ
び上記窒化ケイ素被膜１７で覆われた部分は初期の酸素
濃度を保つが、それ以外のシリコン基板１−Ｃの表面近
傍は低酸素濃度領域１−Ｂとなる〔第３図（ｂ） ）
Ｏ引き続き、酸素ガス中で７００℃、１６時間の熱処理
を施す。この時、低酸素濃度領域１−Ｂでは酸素濃度が
低いために酸素の析出はないが、高酸素濃度領域１−Ｃ
では酸素析出核が発生する〔第３図（Ｃ） ） Ｏ更に
、酸素ガス中で１０００℃、６時間の熱処理を施すこと
によって、先に生成された酸素析出後は結晶欠陥に成長
するため、酸素析出核領域１−Ｄは結晶欠陥領域１−Ａ
に転化し、酸素無析出核領域ゆそのまま無欠陥領域１−
Ｂとなる。尚、この熱処理により、シリコン基板上の窒
化ケイ素被膜１７で覆われていない部分すなわち、基板
露出部分は約４０００人の酸化ケイ素被膜１８が成長す
る〔第３図（ｄ）〕。この後、前記窒化ケイ素被膜１７
を１５０℃のリン酸によってエツチングし、更に、前記
酸化ケイ素被膜１６．１Ｂを弗酸水溶液によシ除去する
。この時、シリコン基板の主面において、前工程で酸化
ケイ素被膜１８が成長した部分と窒化ケイ素被膜１７に
よりシリコンの酸化がマスクされた部分で段差形状が生
じる〔第３図（ｅ）〕。後の製造工程に使用されるフォ
トマスクはこの段差形状を基準にして位置合わせが実施
される。以後の製造工程は通常のダイナミックＲＡＭの
製造工程と同様であシ。
で１１００℃ 、４時間の熱処理を施す。この時、シリ
コン基板１−Ｃ中に含丑れる酸素は上記被膜開口部から
外方拡散されるので、同シリコン基板１−Ｃの内部およ
び上記窒化ケイ素被膜１７で覆われた部分は初期の酸素
濃度を保つが、それ以外のシリコン基板１−Ｃの表面近
傍は低酸素濃度領域１−Ｂとなる〔第３図（ｂ） ）
Ｏ引き続き、酸素ガス中で７００℃、１６時間の熱処理
を施す。この時、低酸素濃度領域１−Ｂでは酸素濃度が
低いために酸素の析出はないが、高酸素濃度領域１−Ｃ
では酸素析出核が発生する〔第３図（Ｃ） ） Ｏ更に
、酸素ガス中で１０００℃、６時間の熱処理を施すこと
によって、先に生成された酸素析出後は結晶欠陥に成長
するため、酸素析出核領域１−Ｄは結晶欠陥領域１−Ａ
に転化し、酸素無析出核領域ゆそのまま無欠陥領域１−
Ｂとなる。尚、この熱処理により、シリコン基板上の窒
化ケイ素被膜１７で覆われていない部分すなわち、基板
露出部分は約４０００人の酸化ケイ素被膜１８が成長す
る〔第３図（ｄ）〕。この後、前記窒化ケイ素被膜１７
を１５０℃のリン酸によってエツチングし、更に、前記
酸化ケイ素被膜１６．１Ｂを弗酸水溶液によシ除去する
。この時、シリコン基板の主面において、前工程で酸化
ケイ素被膜１８が成長した部分と窒化ケイ素被膜１７に
よりシリコンの酸化がマスクされた部分で段差形状が生
じる〔第３図（ｅ）〕。後の製造工程に使用されるフォ
トマスクはこの段差形状を基準にして位置合わせが実施
される。以後の製造工程は通常のダイナミックＲＡＭの
製造工程と同様であシ。
ＬＯＣＯ８膜２．ゲート酸化膜１９．第１多結晶シリコ
ンゲート層３．第１層間絶縁膜２０．第２多結晶シリコ
ンゲート層４．メモリセル部のソース拡散層６ならびに
ＭＯＳ）ランシスターのソース。
ンゲート層３．第１層間絶縁膜２０．第２多結晶シリコ
ンゲート層４．メモリセル部のソース拡散層６ならびに
ＭＯＳ）ランシスターのソース。
ドレイン、拡散層８，９を順次形成する［第３図（ｆ）
］０更に、ＰＳＧ膜１１を・植着した後、コンタクト窓
を開孔し、ＰＳＧフローを実施して後アルミニウム膜の
電極層１２，１３．１４を形成して完成する（第３図）
。
］０更に、ＰＳＧ膜１１を・植着した後、コンタクト窓
を開孔し、ＰＳＧフローを実施して後アルミニウム膜の
電極層１２，１３．１４を形成して完成する（第３図）
。
本実施例の場合、ＭＯＳ）ランシスター１０のドレイン
とメモリセル６のキャノ（ジター間の距離は７０μｍで
あり、ドレイン電圧を６ｖに設定した場合、メモリセル
の電荷保持時間は４０秒であった０尚、従来方法により
製造した第１図構造のものでは、同一条件で測定した場
合、電荷保持時間は２６秒であり、明らかに、本実施例
を用いた構造のものがメモリセルの電荷保持時間が長い
。
とメモリセル６のキャノ（ジター間の距離は７０μｍで
あり、ドレイン電圧を６ｖに設定した場合、メモリセル
の電荷保持時間は４０秒であった０尚、従来方法により
製造した第１図構造のものでは、同一条件で測定した場
合、電荷保持時間は２６秒であり、明らかに、本実施例
を用いた構造のものがメモリセルの電荷保持時間が長い
。
本実施例を用いたものでは、ＭＯＳ）ランシスター１０
を完全に包囲した結晶欠陥領域に含まれる結晶欠陥がキ
ャリアーの再結合中心となるため、ＭＯＳ）ランシスタ
ー１ｏにおいてインノくクトイオン化現象により生成さ
れた少数キャリアーはこの結晶欠陥領域を通る際、こと
ごとく再結合により消滅し、近接のメモリセルには到達
しないことが認められる。
を完全に包囲した結晶欠陥領域に含まれる結晶欠陥がキ
ャリアーの再結合中心となるため、ＭＯＳ）ランシスタ
ー１ｏにおいてインノくクトイオン化現象により生成さ
れた少数キャリアーはこの結晶欠陥領域を通る際、こと
ごとく再結合により消滅し、近接のメモリセルには到達
しないことが認められる。
以上のように、本発明によれば、周辺トランジスターに
おけるインパクトイオン化によるメモリー誤動作を防止
することができる。更に、結晶欠陥がＭＯＳ）ランシス
ターを包囲した構造になっているため、デバイスプロセ
ス中に起り得る重金属等汚染下純物侵入に対して効率の
良いゲッタリングが可能であり、また、メモ、リセル部
をこの結晶欠陥領域によって包囲した場合、α線による
メモリー誤動作も改善されることが期待される。尚、本
発明実施例ではＭＯＳ）ランシスターを包囲する結晶欠
陥領域をシリコン基板中に含まれる酸素の析出によって
形成したが、例えばＡｒ＋イオン等のイオン注入によっ
て形成される結晶欠陥を用いても同様な効果が得られる
。
おけるインパクトイオン化によるメモリー誤動作を防止
することができる。更に、結晶欠陥がＭＯＳ）ランシス
ターを包囲した構造になっているため、デバイスプロセ
ス中に起り得る重金属等汚染下純物侵入に対して効率の
良いゲッタリングが可能であり、また、メモ、リセル部
をこの結晶欠陥領域によって包囲した場合、α線による
メモリー誤動作も改善されることが期待される。尚、本
発明実施例ではＭＯＳ）ランシスターを包囲する結晶欠
陥領域をシリコン基板中に含まれる酸素の析出によって
形成したが、例えばＡｒ＋イオン等のイオン注入によっ
て形成される結晶欠陥を用いても同様な効果が得られる
。
本発明はダイナミックＲＡＭの構造およびその製造方法
を例示して説明したが、本発明はＣＯＤイメージセンサ
、０ＭＯ３あるいはその他の半導体装置にも応用できる
ものである。
を例示して説明したが、本発明はＣＯＤイメージセンサ
、０ＭＯ３あるいはその他の半導体装置にも応用できる
ものである。
第１図、第２図は従来の半導体装置（ＲＡＭ）の要部構
造断面図、第３図は本発明の一実施例半導体装置（ＲＡ
Ｍ）の要部断面図、第４図（ａ）〜（ｆ）は本発明の一
実施例に係る製造工程断面図である。 １・・・・・・シリコン基板（ｐ型）、１−Ａｏ・・・
・結晶欠陥領域、１−Ｂ・・・・・・無欠陥領域、１−
Ｃ・・・・・・高酸素濃度領域、？Ｄ・・・・・・酸素
析出核領域、２０・・・・ＬＯＣＯ８膜、６・・・・・
・ｎ十数散層、１１＠…−ＰＳＧ膜、１５１１６１１１
１１１１１ ｐ生鉱散層、６０００００．メモリセノペ
１０−−−−−−ＭＯ３トランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第３図 第４図 （Ｃ） 第４図
造断面図、第３図は本発明の一実施例半導体装置（ＲＡ
Ｍ）の要部断面図、第４図（ａ）〜（ｆ）は本発明の一
実施例に係る製造工程断面図である。 １・・・・・・シリコン基板（ｐ型）、１−Ａｏ・・・
・結晶欠陥領域、１−Ｂ・・・・・・無欠陥領域、１−
Ｃ・・・・・・高酸素濃度領域、？Ｄ・・・・・・酸素
析出核領域、２０・・・・ＬＯＣＯ８膜、６・・・・・
・ｎ十数散層、１１＠…−ＰＳＧ膜、１５１１６１１１
１１１１１ ｐ生鉱散層、６０００００．メモリセノペ
１０−−−−−−ＭＯ３トランジスタ。 代理人の氏名 弁理士 中 尾 敏 男 はが１名第１
図 第３図 第４図 （Ｃ） 第４図
Claims (4)
- （１）多量の結晶欠陥を有する半導体基板の所定表面部
に結晶欠陥の少ない分離島領域をそなえ、前記分離島領
域内に回路能動要素を構成したことを特徴とする半導体
装置。 - （２）多量の結晶欠陥が酸素析出核から生成された結晶
欠陥でなることを特徴とする特許請求の範囲第１項に記
載の半導体装置。 - （３）多量の結晶欠陥がアルゴンイオン注入により形成
された結晶欠陥でなることを特徴とする特許請求の範囲
第１項に記載の半導体装置。 - （４）酸素を含む半導体基板の表面に不活性被膜を形成
したのち、前記不活性被膜に所定開口部を選択する工程
と、前記半導体基板を熱処理することによって、前記半
導体基板内の酸素を前記開口部より外方拡散で抜き出し
酸素析出核を形成する工程と、前記半導体基板の熱処理
によって、前記酸素析出核から結晶欠陥を生成する工程
を有することを特徴とする半導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095190A JPS58212162A (ja) | 1982-06-03 | 1982-06-03 | 半導体装置およびその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57095190A JPS58212162A (ja) | 1982-06-03 | 1982-06-03 | 半導体装置およびその製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58212162A true JPS58212162A (ja) | 1983-12-09 |
Family
ID=14130831
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57095190A Pending JPS58212162A (ja) | 1982-06-03 | 1982-06-03 | 半導体装置およびその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58212162A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299265A (ja) * | 1987-05-29 | 1988-12-06 | Nissan Motor Co Ltd | 半導体装置 |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649532A (en) * | 1979-09-28 | 1981-05-06 | Toshiba Corp | Manufacture of silicon substrate |
| JPS56147446A (en) * | 1980-04-17 | 1981-11-16 | Nec Corp | Semiconductor integrated circuit device |
| JPS56155565A (en) * | 1980-05-01 | 1981-12-01 | Toshiba Corp | Charge accumulating type semiconductor device |
-
1982
- 1982-06-03 JP JP57095190A patent/JPS58212162A/ja active Pending
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5649532A (en) * | 1979-09-28 | 1981-05-06 | Toshiba Corp | Manufacture of silicon substrate |
| JPS56147446A (en) * | 1980-04-17 | 1981-11-16 | Nec Corp | Semiconductor integrated circuit device |
| JPS56155565A (en) * | 1980-05-01 | 1981-12-01 | Toshiba Corp | Charge accumulating type semiconductor device |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63299265A (ja) * | 1987-05-29 | 1988-12-06 | Nissan Motor Co Ltd | 半導体装置 |
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