JPS58213464A - 半導体装置 - Google Patents

半導体装置

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JPS58213464A
JPS58213464A JP57095907A JP9590782A JPS58213464A JP S58213464 A JPS58213464 A JP S58213464A JP 57095907 A JP57095907 A JP 57095907A JP 9590782 A JP9590782 A JP 9590782A JP S58213464 A JPS58213464 A JP S58213464A
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JP
Japan
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groove
memory cell
capacitance
impurity diffusion
oxide film
Prior art date
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Pending
Application number
JP57095907A
Other languages
English (en)
Inventor
Isami Sakai
勲美 酒井
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
NEC Corp
Original Assignee
NEC Corp
Nippon Electric Co Ltd
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Publication date
Application filed by NEC Corp, Nippon Electric Co Ltd filed Critical NEC Corp
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Publication of JPS58213464A publication Critical patent/JPS58213464A/ja
Pending legal-status Critical Current

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    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/39—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench
    • H10B12/395—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells the capacitor and the transistor being in a same trench the transistor being vertical

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  • Semiconductor Integrated Circuits (AREA)
  • Semiconductor Memories (AREA)

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 この発Ｆ！Ａは半導体装置に係〕、特に、半導体記憶回
路装置に関する。
近年、絶縁ゲート型電界効果トランリスタＯυＳトラン
ジスタ）を用いたダイナＮ％ツク型ランダムアクセス記
憶回路装置（ＤＲＡＭ）は、消費電力が少なく、マた、
記憶セルが１個のトランジスタから構成されるなどの利
点があるため、注目されている。従来の記憶セルは、１
個のＭＯＳ）ランリスタと、情報である電荷を蓄積する
容量部から構成されているが、集積度を向上させるため
、記憶セルを縮少した場合、容量部が小さくなり、蓄積
される電荷量が減少し、α線によるソフトエラーが起こ
るなどの不都合が生じた。
この発明の目的は、集積度の向上が著しく、またイδ頼
性の高い半導体装置を提供することにある。
この発明は、半導体基板にＵ字型に形成された溝の第１
の側面に絶縁ゲート型電界効果トランジスタが形成され
、第２の側面に容量が形成されていることを特徴とする
。
この発明によれば、ダイナミ、り型ランダムアクセス記
憶回路装置において、情報である電荷を蓄積する容量部
全減少させることなく、記憶セルを縮少することが出来
、集積度が高く、また信頼性の高い、半導体装置を得る
ことが出来る。
次に図面を参照１ながらこの発明の一実施例について説
明する。この実施例は、半導体記憶回路装置に関する。
第１図はこの実施例を説明するため′の断面図である。
第１図は本発明を用いて、ダイナミック型２ンダアクセ
ス記憶回路装置の記憶セルを構成したものである。Ｐ型
シリコン基板１０１に形成されたＵ字型の溝１０２の第
１の側面（Ｎ型不純物拡散層１０３，１０４をソース、
ドレインとし、酸化膜１０５’ｒゲート絶縁膜とし、多
結晶シリコン１０６をゲート電極とし九絶縁ゲート型電
界効果トランジスタが形成され、第２の側面には、Ｎ型
不純物拡散層１０９．酸化膜１０７．多結晶シリコｙｉ
Ｏ８からなる容量部が形成されている。そして、絶縁ゲ
ート型電界効果トランジスタのソースであるＮ型不純物
拡散層１０４と、容量部のＮ型不純物拡散層１０９は、
Ｎ型不純物拡散層１１０で接続されている。フィルド酸
化膜１１１は、記憶セルを分離するｋめの酸化膜であり
、Ｎ型不純物拡散層１０３に層間絶縁膜１１２の開口１
１３全通して、接続されているアルミ電極１１４は、情
報の書き込み及び、読み出しのための配線電極である。
このようにして形成された記憶セルは、アルミ電極１１
４をディジット線、多結晶シリコンゲ−）　１０６？ワ
ード線として記憶回路を構成し、電荷の書き込み、つま
り、蓄′積及び睨み出しは、次の様に行なわれる。
電荷の書き込みは、第１の側面に形成された絶縁ゲート
型電界効果トランジスタ全導通状態にして、アルミ電極
１１４にのせられた電荷を第２の側面に形成されな容量
部、及びＰ型シリコン基板１０１とＮ型不純物拡散層１
０９，１１０とに形成される空乏層容量に蓄積すること
によって行なわれ、読み出しは、それぞれの容量に蓄積
された電荷を第１の側面に形成された絶縁ゲート型電界
効果トランジスタを導通状態にして、アルミ電極１１４
にのせることによって行なわれる。
このようにして構成された記憶セルは、シリコン基板に
形成されたＵ字型の溝の側面を利用して、形成されるた
め、記憶セルの平面積を小さくした場合も、電荷が蓄積
される容量の面積は、Ｕ字型の溝を深くすることによっ
て補なうことが出来る。
しながって、記憶セルの容量面積を小さくすることなく
、記憶セルの平面積を小さくすることができ、半導体記
憶回路装置の集積度を向上することが出来る。
【図面の簡単な説明】
第１図は本発明の一実施例の半導体ｆｅｆＩｔ、の断面
図である。 図中、１０１・・・・・・Ｐ形シリコン基板、１０２・
・・・・・Ｕ字型の溝、１０３，１０４，１０９，１１
０・・・・・・Ｎ形不純物拡散層、１０５・・・・・・
ゲ・−ト酸化膜、１０６．１０８・・・・・・多結晶シ
リコン、１０７・・・・・・ｒＲ化＃　　１　ｉ　ｉ・
・・・・・フィールド酸化膜、１１２・、。 ・・・層間絶縁膜、１１３・・・・・・開口、１１４・
・・・・・アルミ電極、である。 第１図

Claims (1)

  1. 【特許請求の範囲】 半導体基板にＵ字型に形成された溝の第１の側面に絶縁
    ゲート型電界トランジスタが形成され。 第２の側面に容量が形成されている仁とを特徴とする半
    導体装置。
JP57095907A 1982-06-04 1982-06-04 半導体装置 Pending JPS58213464A (ja)

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