JPS58213526A - 集積回路装置の入力回路 - Google Patents
集積回路装置の入力回路Info
- Publication number
- JPS58213526A JPS58213526A JP9730582A JP9730582A JPS58213526A JP S58213526 A JPS58213526 A JP S58213526A JP 9730582 A JP9730582 A JP 9730582A JP 9730582 A JP9730582 A JP 9730582A JP S58213526 A JPS58213526 A JP S58213526A
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- JP
- Japan
- Prior art keywords
- potential
- input
- level
- input terminal
- crown switch
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/687—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being field-effect transistors
Landscapes
- Electronic Switches (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔発明の技術分野〕
この発明は必要時にのみ入力端子のレベルを特定レベル
に設定するようにした集積回路装置の入力回路に関する
。
に設定するようにした集積回路装置の入力回路に関する
。
電子式の腕時計、電子式小型計算器等に用いられる集積
回路（以下ＩＣと略称する）において、スイッチ入力信
号が力えらｔＬる入力回路の入力端子は、ノイズによる
誤動作を防止するため通常の動作では意味を持たない特
定レベルに固定される場合が多い。そして上記入力端子
を特定レベルに設定するため、これらの端子とある電位
点との間にゾルアップ用あるいはプルダウン用の抵抗が
挿入される。これらの抵抗はその機能に応じて、比較的
低い値から比較的高い値まで種々の値に設定されている
。ところが上記抵抗の値をあまり高く設定すると、ノイ
ズ混入により、入力回路を介して入力信号が与えられる
ＩＣの内部回路が誤動作を発生する恐れがある。このた
め、入力端子にスイッチを接続して使用する場合、上記
抵抗の値は機能動作時における消費電流を考慮して数百
にΩ〜′数ＭΩに設定するのが一般的である。したがっ
て、入力端子に接続されているスイッチが閉じている場
合、この抵抗にはたとえば数μＡ〜数十μＡの電流が常
に流れることになる。
回路（以下ＩＣと略称する）において、スイッチ入力信
号が力えらｔＬる入力回路の入力端子は、ノイズによる
誤動作を防止するため通常の動作では意味を持たない特
定レベルに固定される場合が多い。そして上記入力端子
を特定レベルに設定するため、これらの端子とある電位
点との間にゾルアップ用あるいはプルダウン用の抵抗が
挿入される。これらの抵抗はその機能に応じて、比較的
低い値から比較的高い値まで種々の値に設定されている
。ところが上記抵抗の値をあまり高く設定すると、ノイ
ズ混入により、入力回路を介して入力信号が与えられる
ＩＣの内部回路が誤動作を発生する恐れがある。このた
め、入力端子にスイッチを接続して使用する場合、上記
抵抗の値は機能動作時における消費電流を考慮して数百
にΩ〜′数ＭΩに設定するのが一般的である。したがっ
て、入力端子に接続されているスイッチが閉じている場
合、この抵抗にはたとえば数μＡ〜数十μＡの電流が常
に流れることになる。
第１図はリューズスイッチが入力端子に接続される腕時
引用の、従来の集積回路装置の入力回路の回路図である
。図においてＪＡ、ＩＢ。
引用の、従来の集積回路装置の入力回路の回路図である
。図においてＪＡ、ＩＢ。
ＩＣは入力回路に設けらｎている入力端子である。これ
ら動子ＪＡ、ＪＢ、ＩＣにはＩＣ外部においてリューズ
スイッチＪの３組の接点２ｋ。
ら動子ＪＡ、ＪＢ、ＩＣにはＩＣ外部においてリューズ
スイッチＪの３組の接点２ｋ。
２８ ｅ ２ Ｃのそれぞれの一端が接続されていて、
またこれら接点２Ａ、２Ｂ 、２Ｃの他端は電源の高電
位側である■ＤＤ（アース電位）印加点に共通接続され
ている。
またこれら接点２Ａ、２Ｂ 、２Ｃの他端は電源の高電
位側である■ＤＤ（アース電位）印加点に共通接続され
ている。
一方、ＩＣ内部において、上記各入力端子ＪＡ、ＩＢ、
ＩＣそれぞれと上記電源の低電位側であるｖ８８（負極
性電位たとえば−１，５Ｖ ）印加点との間には、各入
力端子ＪＡ、ＩＢ。
ＩＣそれぞれと上記電源の低電位側であるｖ８８（負極
性電位たとえば−１，５Ｖ ）印加点との間には、各入
力端子ＪＡ、ＩＢ。
ＩＣのプルダウン用の各抵抗、Ｉ Ａ 、 、Ｖ Ｂ
、 ３ Ｃが挿入されている。また、各入力端子ＩＡ。
、 ３ Ｃが挿入されている。また、各入力端子ＩＡ。
ＩＢ、ＩＣにはここのレベルｆ：Ｉｃ内部に伝えるため
の各イン／？−夕４に、４Ｂ、４Ｃの入力端が接続され
ている。
の各イン／？−夕４に、４Ｂ、４Ｃの入力端が接続され
ている。
このような入力回路において、いま仮に３組の接点、？
Ａ、２Ｂ、２Ｃがすべて開いていれば、すべての入力端
子ＪＡ、ＩＢ、ＩＣは抵抗３Ａ。
Ａ、２Ｂ、２Ｃがすべて開いていれば、すべての入力端
子ＪＡ、ＩＢ、ＩＣは抵抗３Ａ。
３Ｂ、３Ｃによってｖｓｓレベル（“′０”レベル）に
設定され、これによシ各インバータ４ Ａ ａ４Ｂ、４
ｃの出力は■ＤＤレベル（″１’レベル）に設定される
。そしてこのとき各インバータ４に、４Ｂ＃ ４Ｃから
ＩＣ内部に供給される″１＃レベル信号は、ＩＣ内部に
おいて意味なし信号とみなされる。
設定され、これによシ各インバータ４ Ａ ａ４Ｂ、４
ｃの出力は■ＤＤレベル（″１’レベル）に設定される
。そしてこのとき各インバータ４に、４Ｂ＃ ４Ｃから
ＩＣ内部に供給される″１＃レベル信号は、ＩＣ内部に
おいて意味なし信号とみなされる。
次にこのような状態において１組の接点たとえば２人が
閉じられると、いままで０”レベルに設定されていた入
力端子ＩＡが今度は″１ルベルに設定されて、インバー
タ４ＡからＩＣ内部には意味有シ信号とみなされる″０
＃レベル信号が供給される。
閉じられると、いままで０”レベルに設定されていた入
力端子ＩＡが今度は″１ルベルに設定されて、インバー
タ４ＡからＩＣ内部には意味有シ信号とみなされる″０
＃レベル信号が供給される。
〔背景技術の問題点」
ところで第１図回路に用いら肛ているリューズスイッチ
は、その構造上いずれか１つの接点が必ず閉じた状態と
なっている。このため、上記抵抗、？Ａｔ ＪＢ、３Ｃ
を設けたことによシ、リューズスイッチ主を使用するし
ないにかかわらずこのスイッチＪを介して前記したよう
なたとえば数μＡ〜数十μＡの電流が常に流れている。
は、その構造上いずれか１つの接点が必ず閉じた状態と
なっている。このため、上記抵抗、？Ａｔ ＪＢ、３Ｃ
を設けたことによシ、リューズスイッチ主を使用するし
ないにかかわらずこのスイッチＪを介して前記したよう
なたとえば数μＡ〜数十μＡの電流が常に流れている。
最近の集積回路装置では相補型ＭＯ８ＦＥＴを用いる等
の高度な回路技術を採用することにより、消費電流の大
幅な削減が図られている。ところが、入力回路において
上記のようなＩＣ全体における消費電流に匹敵するよう
な電流が流れたのでは低消費電流の要求に反することに
なる。
の高度な回路技術を採用することにより、消費電流の大
幅な削減が図られている。ところが、入力回路において
上記のようなＩＣ全体における消費電流に匹敵するよう
な電流が流れたのでは低消費電流の要求に反することに
なる。
この発明は上記のような事情を考慮してなされたもので
あり、その目的は低消費電流化が実現できる集積回路装
置の入力回路を提供することにある。
あり、その目的は低消費電流化が実現できる集積回路装
置の入力回路を提供することにある。
上記目的を達成するためこの発明にあっては、常にいず
れか１つの接点が閉じているリーーズスイッチの各接点
の一端を各入力端子に接続し、他端は電源の高電位側圧
共通に接続し、また各入力端子圧各抵抗の一端を接続し
、これら抵抗の他端は、上記とは異なる入力端子に与え
られる信号に応じて電源の高電位側あるいは低電位側の
電位を選択出力する相補型ＭＯＳインバータの出力端に
共通接続したものである。
れか１つの接点が閉じているリーーズスイッチの各接点
の一端を各入力端子に接続し、他端は電源の高電位側圧
共通に接続し、また各入力端子圧各抵抗の一端を接続し
、これら抵抗の他端は、上記とは異なる入力端子に与え
られる信号に応じて電源の高電位側あるいは低電位側の
電位を選択出力する相補型ＭＯＳインバータの出力端に
共通接続したものである。
以下図面を参照してこの発明の一実施例を説明する。第
２図はこの発明の一実施例回路の構成を示し、従来と同
様に入力端子にリューズスイッチが接続される腕時計用
の集積回路装置の入力回路にこの発明を実施したもので
ある。し第２図において、入力端子ＪＡ、ＩＢ、ＩＣの
他罠もう１つの入力端子５が設けられる。この端子５に
は、リーーズスイッチ２からの信号をＩＣ内部で用いる
か否かを決定するｔ９めの選択信号ＳＬが入力される。
２図はこの発明の一実施例回路の構成を示し、従来と同
様に入力端子にリューズスイッチが接続される腕時計用
の集積回路装置の入力回路にこの発明を実施したもので
ある。し第２図において、入力端子ＪＡ、ＩＢ、ＩＣの
他罠もう１つの入力端子５が設けられる。この端子５に
は、リーーズスイッチ２からの信号をＩＣ内部で用いる
か否かを決定するｔ９めの選択信号ＳＬが入力される。
この選択信号ＳＬはたとえば上記リューズスイッチＬの
引き出し操作によってそのレベルが反転するように設定
され、またリューズスイッチ−イーをその軸方向に回転
することによって接点２１．２Ｂ、２Ｃが順次閉成され
るように構成されている。そしてリューズスイッチ２を
引き出さない状態において上Ｆ 選択信号Ｓ Ｌ ｔｊ
： ＶＩ］＠レベル（０”レベル）に設定さ扛、引き出
し後はｖＤＤレベル（″１＃レベル）に設定されるよう
Ｋなっている。ＩＣ内部において、上記入力端子５とｖ
ｓ８印加点との間にはプルダウン用の抵抗６が挿入され
ている。また上記入力端子５にＦｉＰチャネルＭＯ８Ｆ
ＥＴ ７およびＮチャネルＭＯ８ＦＥＴ ８のダート電
極が共通接続されている。上記ＭＯ８ＦＥＴ ７のソー
ス電極はｖＤＤ印加点に、またＭＯＳＦＥＴ８のソース
電極はＶ８８印加点にそれぞれ接続され、両ＭＯ８ＦＥ
Ｔ ７ 、８のドレイン電極は共通接続されていて、両
ＭＯ８ＦＥＴ ７ 、８は相補型ＭＯＢインバータ１を
構成している。そしてこのインバータ１の出力端である
両ＭＯ８ＦＥＴ ７ 、８のドレイン電極の共通接続点
は、上記３個の抵抗３１．３Ｂ。
引き出し操作によってそのレベルが反転するように設定
され、またリューズスイッチ−イーをその軸方向に回転
することによって接点２１．２Ｂ、２Ｃが順次閉成され
るように構成されている。そしてリューズスイッチ２を
引き出さない状態において上Ｆ 選択信号Ｓ Ｌ ｔｊ
： ＶＩ］＠レベル（０”レベル）に設定さ扛、引き出
し後はｖＤＤレベル（″１＃レベル）に設定されるよう
Ｋなっている。ＩＣ内部において、上記入力端子５とｖ
ｓ８印加点との間にはプルダウン用の抵抗６が挿入され
ている。また上記入力端子５にＦｉＰチャネルＭＯ８Ｆ
ＥＴ ７およびＮチャネルＭＯ８ＦＥＴ ８のダート電
極が共通接続されている。上記ＭＯ８ＦＥＴ ７のソー
ス電極はｖＤＤ印加点に、またＭＯＳＦＥＴ８のソース
電極はＶ８８印加点にそれぞれ接続され、両ＭＯ８ＦＥ
Ｔ ７ 、８のドレイン電極は共通接続されていて、両
ＭＯ８ＦＥＴ ７ 、８は相補型ＭＯＢインバータ１を
構成している。そしてこのインバータ１の出力端である
両ＭＯ８ＦＥＴ ７ 、８のドレイン電極の共通接続点
は、上記３個の抵抗３１．３Ｂ。
３Ｃの各他端にそれぞれ接続されている。
上記相補型ＭＯＳインバータ９は前記選択信号ＳＬのレ
ベルに応じて”ＤＤレベルおよヒｖｇ１ルベルのうちい
ずれか一方を選択出力するようになっている。
ベルに応じて”ＤＤレベルおよヒｖｇ１ルベルのうちい
ずれか一方を選択出力するようになっている。
このような構成において、いまリューズスイッチ２から
の信号をＩＣ内部で使用しない場合には、このリューズ
スイッチ２は引き出さずそのｉｔにしておく。このとき
、入力端子５に人力される選択信号ＳＬは″０＃レベル
に設定される。すると相補型ＭＯＳインバータ９ではＰ
チャネルＭＯ８ＦＥＴ ７がオンし、またＮチャネルＭ
Ｏ８ＦＦＴ ８がオフするので、その出力端からはＶＤ
Ｄレベルすなわち１”レベルが出力される。
の信号をＩＣ内部で使用しない場合には、このリューズ
スイッチ２は引き出さずそのｉｔにしておく。このとき
、入力端子５に人力される選択信号ＳＬは″０＃レベル
に設定される。すると相補型ＭＯＳインバータ９ではＰ
チャネルＭＯ８ＦＥＴ ７がオンし、またＮチャネルＭ
Ｏ８ＦＦＴ ８がオフするので、その出力端からはＶＤ
Ｄレベルすなわち１”レベルが出力される。
この場合、３個の抵抗、９Ａ、、９Ｂ、、ＶＣの各一端
け′１”レベルにゾルアップされることになる。このよ
うな状態において、リューズスイッチｌの１つの接点た
とえば２人が閉じていてその一端がｖＤＤ印加点に接続
されている場合でも、抵抗３Ａの両端は同じ電位ｖＤＤ
に保たれているためにここに電流が流れることがない。
け′１”レベルにゾルアップされることになる。このよ
うな状態において、リューズスイッチｌの１つの接点た
とえば２人が閉じていてその一端がｖＤＤ印加点に接続
されている場合でも、抵抗３Ａの両端は同じ電位ｖＤＤ
に保たれているためにここに電流が流れることがない。
また、ＭＯＳＦＥＴ ７における電圧降下を考慮したと
しても、抵抗３Ａに流れる電流は１ ｎＡ以下におさえ
ることができる（ただしｖＢｓを−１，５Ｖ、抵抗３Ａ
の値を数鵬にそれぞれ設定した場合）。
しても、抵抗３Ａに流れる電流は１ ｎＡ以下におさえ
ることができる（ただしｖＢｓを−１，５Ｖ、抵抗３Ａ
の値を数鵬にそれぞれ設定した場合）。
一方、リューズスイッチ２からの信号をＩＣ内部で使用
する場合には、リューズスイッチ２を引き出して選択信
号ＳＬを°゛１１ルベル定する。すると相補型ＭＯＳイ
ンバータ９では、今度ＵＮチャネルＭＯ８ＦＥＴ ８が
オンし、ＰチャネルＭＯ８ＦＥＴ ７がオフするので、
３個の抵抗３ＡＩ３Ｂ、３Ｃの各一端は１０”レベルに
プルダウンされる。このとき、リューズスイッチ２を回
転していずれか１つの接点を閉じることによって、その
接点が接続されている入力端子のレベルのみが１”レベ
ルに設定され、その他は°′Ｏｎレベルに設定される。
する場合には、リューズスイッチ２を引き出して選択信
号ＳＬを°゛１１ルベル定する。すると相補型ＭＯＳイ
ンバータ９では、今度ＵＮチャネルＭＯ８ＦＥＴ ８が
オンし、ＰチャネルＭＯ８ＦＥＴ ７がオフするので、
３個の抵抗３ＡＩ３Ｂ、３Ｃの各一端は１０”レベルに
プルダウンされる。このとき、リューズスイッチ２を回
転していずれか１つの接点を閉じることによって、その
接点が接続されている入力端子のレベルのみが１”レベ
ルに設定され、その他は°′Ｏｎレベルに設定される。
このとき、たとえば接点２人が閉じている場合、インバ
ータ４Ａからけ０”レベルの意味有り信号が出力され、
他の２個のインバータ４Ｂ ＃ ４Ｃそれぞれからは″
１″レベルの意味無し信号が出力される。
ータ４Ａからけ０”レベルの意味有り信号が出力され、
他の２個のインバータ４Ｂ ＃ ４Ｃそれぞれからは″
１″レベルの意味無し信号が出力される。
このように上記実施例では、リューズスイッチ２からの
信号をＩＣ内部で使用する場合にのみ各抵抗ＪＡｔ ３
Ｂ 、３Ｃの一端電位をリューズスイッチ２の各接点、
？Ａｌ２Ｂ１，２Ｃの共通接続点電位と異なるように設
定したもので、さらにそれ以外の時には両電位を等しく
設定するようにしたものである。したがって、リューズ
スイッチ２からの信号をＩＣ内部で使用する時と使用し
ない時の雨期間にわたってノイズによる誤動作を防止す
ることができ、しかも使用しない時にはレベル設定用の
抵抗３Ａ ｔ ３ Ｂ ｔ３Ｃにはほとんど電流が流れ
ないので低消費電流化を実現することができる。
信号をＩＣ内部で使用する場合にのみ各抵抗ＪＡｔ ３
Ｂ 、３Ｃの一端電位をリューズスイッチ２の各接点、
？Ａｌ２Ｂ１，２Ｃの共通接続点電位と異なるように設
定したもので、さらにそれ以外の時には両電位を等しく
設定するようにしたものである。したがって、リューズ
スイッチ２からの信号をＩＣ内部で使用する時と使用し
ない時の雨期間にわたってノイズによる誤動作を防止す
ることができ、しかも使用しない時にはレベル設定用の
抵抗３Ａ ｔ ３ Ｂ ｔ３Ｃにはほとんど電流が流れ
ないので低消費電流化を実現することができる。
この発明は上記実施例に限定さ八るものではなく種々の
変形が可能であることはいうまでもない。たとえば上記
実施例ではこの発明を腕時計用の集積回路装置の入力回
路に実施した場合について説明したが、これはどのよう
な用途のものであってもよい。また、選択信号ＳＬに応
じて出力電位を選択する回路を相補型ＭＯＳインバータ
によって構成する場合について説明したが、これはその
集積回路装置に適した素子を用いた回路であればどのよ
うなものであってもよい。
変形が可能であることはいうまでもない。たとえば上記
実施例ではこの発明を腕時計用の集積回路装置の入力回
路に実施した場合について説明したが、これはどのよう
な用途のものであってもよい。また、選択信号ＳＬに応
じて出力電位を選択する回路を相補型ＭＯＳインバータ
によって構成する場合について説明したが、これはその
集積回路装置に適した素子を用いた回路であればどのよ
うなものであってもよい。
以上説明したようにこの発・明によれば、低消費電流化
が実現できる外通回路装置の入力回路を提供することが
できる。
が実現できる外通回路装置の入力回路を提供することが
できる。
第１図は従来の構成を示す回路図、第２図はこの発明に
係る集積回路装置の入力回路の一実施例を示す回路図で
ある。 １．５・・・入力端、子、２・・・リューズスイッチ、
ｊＡ、２Ｂ、２Ｃ・・・接点、３，６・・・抵抗、４・
・・イ・ンパータ、７・・・ＰチャネルＭＯ８ＦＥＴ
、 ＩＪ・・・ＮチャネルＭＯ８ＦＥＴ１９・・・相補
型ＭＯＳインバータ。
係る集積回路装置の入力回路の一実施例を示す回路図で
ある。 １．５・・・入力端、子、２・・・リューズスイッチ、
ｊＡ、２Ｂ、２Ｃ・・・接点、３，６・・・抵抗、４・
・・イ・ンパータ、７・・・ＰチャネルＭＯ８ＦＥＴ
、 ＩＪ・・・ＮチャネルＭＯ８ＦＥＴ１９・・・相補
型ＭＯＳインバータ。
Claims (1)
- 第１の入力端子と、この第１の入力端子に与えられる信
号に応じて電源の高電位側あるいは低電位側の電位を選
択出力する電位選択手段と、それぞれの一端が上記電源
の高電位側または低電位側に接続されそれぞれの他端が
複数の第２の入力端子にそ几ぞれ接続される複数のスイ
ッチ手段へ、各一端が上記６第２の入力端子にそｆｔぞ
れ接続され各他端が上記電位選択手段の出力端に共通接
続される複数の抵抗素子とを具備したことを特徴とする
集積回路装置の入力回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9730582A JPS58213526A (ja) | 1982-06-07 | 1982-06-07 | 集積回路装置の入力回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9730582A JPS58213526A (ja) | 1982-06-07 | 1982-06-07 | 集積回路装置の入力回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58213526A true JPS58213526A (ja) | 1983-12-12 |
Family
ID=14188769
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9730582A Pending JPS58213526A (ja) | 1982-06-07 | 1982-06-07 | 集積回路装置の入力回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58213526A (ja) |
-
1982
- 1982-06-07 JP JP9730582A patent/JPS58213526A/ja active Pending
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