JPS58217048A - 差動論理回路 - Google Patents
差動論理回路Info
- Publication number
- JPS58217048A JPS58217048A JP9995682A JP9995682A JPS58217048A JP S58217048 A JPS58217048 A JP S58217048A JP 9995682 A JP9995682 A JP 9995682A JP 9995682 A JP9995682 A JP 9995682A JP S58217048 A JPS58217048 A JP S58217048A
- Authority
- JP
- Japan
- Prior art keywords
- outputs
- inputs
- circuit
- rom17
- rom
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000006243 chemical reaction Methods 0.000 abstract description 13
- 230000003111 delayed effect Effects 0.000 description 2
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M7/00—Conversion of a code where information is represented by a given sequence or number of digits to a code where the same, similar or subset of information is represented by a different sequence or number of digits
- H03M7/14—Conversion to or from non-weighted codes
- H03M7/16—Conversion to or from unit-distance codes, e.g. Gray code, reflected binary code
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Compression, Expansion, Code Conversion, And Decoders (AREA)
- Digital Transmission Methods That Use Modulated Carrier Waves (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はコード変換及び演算機能を必要としない差動論
理回路に関する。
理回路に関する。
従来の差動変換回路のうち例えば、グレイコードを使用
して和分計算を行なう回路においては。
して和分計算を行なう回路においては。
入力コードであるグレイコードを一旦自然２進に変換し
て和分計算を行い、得られた結果を再びグレイコードに
変換するという構成をとっていた。
て和分計算を行い、得られた結果を再びグレイコードに
変換するという構成をとっていた。
さらに、コード変換を行う際に生ずるタイミングのずれ
を補正する機能が必要であり１回路構成が複雑になると
いう欠点があった。
を補正する機能が必要であり１回路構成が複雑になると
いう欠点があった。
本発明は読出し専用メモリ（以下、 ＲＯＭと略称する
）とフリップフロップとによる簡単な構成でグレイコー
ドのままで差動変換を有力うことが可能な差動論理回路
を提供することを目的とする。
）とフリップフロップとによる簡単な構成でグレイコー
ドのままで差動変換を有力うことが可能な差動論理回路
を提供することを目的とする。
以下に本発明の実施例を従来例と比較しながら説明する
。
。
第１図は従来の差動変換回路を示す。
第１図について説明すると、グレイコードの入力Ｘ１
、Ｘ２ 、ｘ３は排他的論理和回路１，２によシ自然２
進に変換される。排他的論理和回路１，２を通ることに
よって生じた互いのタイミングのずれを補正するだめに
フリップフロップ３，４．５によシタイミング合わせを
行う。これらの出力はそれぞれ和分演算するだめの加算
回路６，７．８の入力に接続される。そしてこれらの出
力はそれぞれフリップフロップ９，１０．１１に接続さ
れ。
、Ｘ２ 、ｘ３は排他的論理和回路１，２によシ自然２
進に変換される。排他的論理和回路１，２を通ることに
よって生じた互いのタイミングのずれを補正するだめに
フリップフロップ３，４．５によシタイミング合わせを
行う。これらの出力はそれぞれ和分演算するだめの加算
回路６，７．８の入力に接続される。そしてこれらの出
力はそれぞれフリップフロップ９，１０．１１に接続さ
れ。
１ビット遅らせたのちに加算回路６，７．８の別の加算
入力にそれぞれ接続される。フリップフロップ９，１０
．１１の出力で得られた自然２進による和分結果は、排
他的論理和回路１２．１３により再びグレイコードに戻
される。このとき、排他的論理和回路１２．１３により
出力結果にタイミングのずれを生じるが、フリップフロ
ップ１４゜１５．１６によってタイミング合わせを行な
うことにより、完全々出力’１１．ｙ２１ｙ３が得られ
る。
入力にそれぞれ接続される。フリップフロップ９，１０
．１１の出力で得られた自然２進による和分結果は、排
他的論理和回路１２．１３により再びグレイコードに戻
される。このとき、排他的論理和回路１２．１３により
出力結果にタイミングのずれを生じるが、フリップフロ
ップ１４゜１５．１６によってタイミング合わせを行な
うことにより、完全々出力’１１．ｙ２１ｙ３が得られ
る。
第２図は本発明の実施例を示す。
第２図について説明すると、１７は９個のアドレス入力
Ａ１〜Ａ９．６個のデータ出力０，１〜０６を備えだＲ
ＯＭである。グレイコードの入力Ｘ、。
Ａ１〜Ａ９．６個のデータ出力０，１〜０６を備えだＲ
ＯＭである。グレイコードの入力Ｘ、。
Ｘ２．Ｘ３はそれぞれＲＯＭ １７のアドレス人力Ａ２
＋Ａ４．Ａ６に接続される。ＲＯＭ １７の出力０１＋
０２．０３はそれぞれ、１ビット遅らせるだめのフリッ
プフロップ９，１０．１１を経た後ＲＯＭ１７のアドレ
ス入力Ａ５ ＋ ３ ＋ ＡＩに接続される。
＋Ａ４．Ａ６に接続される。ＲＯＭ １７の出力０１＋
０２．０３はそれぞれ、１ビット遅らせるだめのフリッ
プフロップ９，１０．１１を経た後ＲＯＭ１７のアドレ
ス入力Ａ５ ＋ ３ ＋ ＡＩに接続される。
出力０＋ １０２ １０３はさらにそれぞれアドレス
入力Ａ７ 、Ａ８ 、Ａ９に接続され、得られた結果は
出力０４ ｒ Ｏ５＋ ｏ６に出力されて差動変換結
果ｙ＋＋ｙ２．ｙ３が得られる。
入力Ａ７ 、Ａ８ 、Ａ９に接続され、得られた結果は
出力０４ ｒ Ｏ５＋ ｏ６に出力されて差動変換結
果ｙ＋＋ｙ２．ｙ３が得られる。
第２図の構成による動作について説明する。
ＲＯＭ １７には第３図に示す如くデータ出力がアドレ
ス入力に対応して記憶されており、グレイコードの入力
ＸＩ、Ｘ２．Ｘ３と、１ビツト前の情報であるフリップ
フロップ９，１０．１１の出力とがアドレス入力Ａ１〜
Ａ６に与えられた結果の出力０ｌ−０３を残シのアドレ
ス人力Ａ７〜Ａ９に帰還させることにより、 ＲＯＭ
１７の中で指定された番地のデータが０４〜０６に出力
されて差動変換４相の場合も同様の構成により実現でき
る。すな有するものと、ｎ／３個のフリップフロップと
１１１み合わせれば良い。
ス入力に対応して記憶されており、グレイコードの入力
ＸＩ、Ｘ２．Ｘ３と、１ビツト前の情報であるフリップ
フロップ９，１０．１１の出力とがアドレス入力Ａ１〜
Ａ６に与えられた結果の出力０ｌ−０３を残シのアドレ
ス人力Ａ７〜Ａ９に帰還させることにより、 ＲＯＭ
１７の中で指定された番地のデータが０４〜０６に出力
されて差動変換４相の場合も同様の構成により実現でき
る。すな有するものと、ｎ／３個のフリップフロップと
１１１み合わせれば良い。
第４図は４相の場合の従来回路を示し、第１図の回路か
らグレイコードの入力Ｘ３のために必要な部分を除いた
構成である。第１図と同一部分については同一番号を付
している。
らグレイコードの入力Ｘ３のために必要な部分を除いた
構成である。第１図と同一部分については同一番号を付
している。
第５図は４相の場合の本発明の実施例を示し。
６ビツトのアドレス人力Ａ１〜Ａ６と４ピツトのデータ
出力ｏ、−ｏ４を備えたＲＯＭ １８と、２図の７リツ
プフロツゾ１０．１１で構成されている。
出力ｏ、−ｏ４を備えたＲＯＭ １８と、２図の７リツ
プフロツゾ１０．１１で構成されている。
第６図は入力Ａ１〜Ａ６に対してＲＯＭ １８に記憶さ
れている内容を示す。
れている内容を示す。
前記の説明の如く本発明によると、従来必要とされてい
たコード変換のだめの排他的論理和回路及び排他的論理
和回路を通ることによって生じたタイミングずれを補正
するだめのタイミング回路及び和分演算回路を１個のＲ
ＯＭに置き換えることができるため、簡単々回路構成で
小形かつ安価の差動論理回路を提供することができる。
たコード変換のだめの排他的論理和回路及び排他的論理
和回路を通ることによって生じたタイミングずれを補正
するだめのタイミング回路及び和分演算回路を１個のＲ
ＯＭに置き換えることができるため、簡単々回路構成で
小形かつ安価の差動論理回路を提供することができる。
第１図は８相の場合の差動変換回路の従来例を示し、第
２図は本発明による実施例を示す。第３図には第２図で
示したＲＯＭ １７の入力と出力との関係を示す。 （５） 第４図は４相の場合の差動変換回路の従来例を。 第５図は４相の場合の本発明による実施例をそれぞれ示
し、第６図には第５図で示したＲＯＭ １８の入力と出
力との関係を示す。 図中、３，４，５，９，１０，１１，１４゜１５．１６
はフリップ７０ツブ、６，７．８は加算回路、１７．１
８はＲＯＭ０ （６） 第１図 帛２図
２図は本発明による実施例を示す。第３図には第２図で
示したＲＯＭ １７の入力と出力との関係を示す。 （５） 第４図は４相の場合の差動変換回路の従来例を。 第５図は４相の場合の本発明による実施例をそれぞれ示
し、第６図には第５図で示したＲＯＭ １８の入力と出
力との関係を示す。 図中、３，４，５，９，１０，１１，１４゜１５．１６
はフリップ７０ツブ、６，７．８は加算回路、１７．１
８はＲＯＭ０ （６） 第１図 帛２図
Claims (1)
- ｌ、 ｎ個の入力端子と２ｎ／３個の出力端子を有す
るＲＯＭと、前記出力端子のうちのｎ７３個の出力をそ
れぞれ独立の入力とするｎ７３個の遅延回路とにより構
成され、前記ＲＯＭの入力端子のうちｎ／３個の入力端
子を信号入力とし、他のｎ７３個の入力端子には前記遅
延回路の出力を、残りのｎ／３個の入力端子には前記遅
延回路の入力をそれぞれ接続し、前記ＲＯＭの残りのｎ
／３個の出力端子を信号出力とすることを特徴とする差
動論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9995682A JPS58217048A (ja) | 1982-06-12 | 1982-06-12 | 差動論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9995682A JPS58217048A (ja) | 1982-06-12 | 1982-06-12 | 差動論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58217048A true JPS58217048A (ja) | 1983-12-16 |
Family
ID=14261138
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9995682A Pending JPS58217048A (ja) | 1982-06-12 | 1982-06-12 | 差動論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58217048A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794819A (en) * | 1986-03-28 | 1989-01-03 | Fuji Jukogyo Kabushiki Kaisha | Control system for a continuously variable transmission |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422136A (en) * | 1977-07-20 | 1979-02-19 | Nec Corp | 3-input serial full adder capable of detecting digit overflow |
-
1982
- 1982-06-12 JP JP9995682A patent/JPS58217048A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5422136A (en) * | 1977-07-20 | 1979-02-19 | Nec Corp | 3-input serial full adder capable of detecting digit overflow |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4794819A (en) * | 1986-03-28 | 1989-01-03 | Fuji Jukogyo Kabushiki Kaisha | Control system for a continuously variable transmission |
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