JPS6376474A - 薄膜トランジスタのインバ−タ回路 - Google Patents
薄膜トランジスタのインバ−タ回路Info
- Publication number
- JPS6376474A JPS6376474A JP61219445A JP21944586A JPS6376474A JP S6376474 A JPS6376474 A JP S6376474A JP 61219445 A JP61219445 A JP 61219445A JP 21944586 A JP21944586 A JP 21944586A JP S6376474 A JPS6376474 A JP S6376474A
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- JP
- Japan
- Prior art keywords
- film
- thin film
- poly
- deposited
- film transistor
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- Pending
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
- H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
Landscapes
- Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は薄膜トランジスタに係り、特にシフトレジスタ
等の回路の高速化に好適な薄膜トランジスタのインバー
タ回路に関する。
等の回路の高速化に好適な薄膜トランジスタのインバー
タ回路に関する。
薄膜トランジスタ（Ｔ Ｐ Ｔ）を用いて、アクティブ
マトリクス方式の周辺回路を製作する場合、インバータ
回路の性能が周辺回路の性能を大きく左右する０例えば
ガラス基板上でインバータ回路を製作する場合は、プロ
セスの容易性などから、Ｅ／Ｅ構成のインバータ回路が
よく用いられる。
マトリクス方式の周辺回路を製作する場合、インバータ
回路の性能が周辺回路の性能を大きく左右する０例えば
ガラス基板上でインバータ回路を製作する場合は、プロ
セスの容易性などから、Ｅ／Ｅ構成のインバータ回路が
よく用いられる。
ところが、この回路は集積回路工学（２）、コロナ社、
ＰＰ１２０−４２５において書かれているように、１）
オフレベルが電源電圧よりかなり低い、２）ターンオフ
時間が長い、などの欠点がある。
ＰＰ１２０−４２５において書かれているように、１）
オフレベルが電源電圧よりかなり低い、２）ターンオフ
時間が長い、などの欠点がある。
このＥＶＥ端成のインバータ回路を用いてシフトレジス
タを構成したのが第２図である。第２図のシフトレジス
タは２相ダイナミツク形シフトレジスタと呼ばれるもの
であるが１例えば多結晶シリコンは単結晶シリコンと比
較するとキャリアの移動度は２ケタ程度小さい。それで
且つ多結晶シリコン（或は、非晶質シリコン）を用いた
Ｅ／Ｅ構成のシフトレジスタを形成すると、シフトレジ
スタの高速化は極めて困難といえる。
タを構成したのが第２図である。第２図のシフトレジス
タは２相ダイナミツク形シフトレジスタと呼ばれるもの
であるが１例えば多結晶シリコンは単結晶シリコンと比
較するとキャリアの移動度は２ケタ程度小さい。それで
且つ多結晶シリコン（或は、非晶質シリコン）を用いた
Ｅ／Ｅ構成のシフトレジスタを形成すると、シフトレジ
スタの高速化は極めて困難といえる。
単結晶シリコンではＥ／Ｅ構成の欠点を克服する為に集
積回路工学（２）、コロナ社、ＰＰ１２０−１２５で記
されているようにＥ／Ｄａ成。
積回路工学（２）、コロナ社、ＰＰ１２０−１２５で記
されているようにＥ／Ｄａ成。
０ＭＯ８構成などが考案された。特に第３図に示すよう
なＣＭ ＯＳ ｆｋｔｔ或はインバータ回路のスタテイ
クワダイナミック特性を大幅に改善する。そこで薄膜ト
ランジスタのインバータも０ＭＯ８構成にすれば回路の
電気特性が飛躍的に向上すると思われる。ところが、例
えば多結晶シリコンを用いて（’：ＭＯ５構成にする場
合はｎ十層を形成する為のＰ或はＡｓのイオン打込みの
他にＰ十層を形成する為にＢ或はＧａのイオン打込みが
必要となり、プロセスが複数になる。特に薄膜トランジ
スタの場合、複雑なプロセスはコスト、歩留りの点から
なるべく避けなければならない。
なＣＭ ＯＳ ｆｋｔｔ或はインバータ回路のスタテイ
クワダイナミック特性を大幅に改善する。そこで薄膜ト
ランジスタのインバータも０ＭＯ８構成にすれば回路の
電気特性が飛躍的に向上すると思われる。ところが、例
えば多結晶シリコンを用いて（’：ＭＯ５構成にする場
合はｎ十層を形成する為のＰ或はＡｓのイオン打込みの
他にＰ十層を形成する為にＢ或はＧａのイオン打込みが
必要となり、プロセスが複数になる。特に薄膜トランジ
スタの場合、複雑なプロセスはコスト、歩留りの点から
なるべく避けなければならない。
〔問題点を解決するための手段〕
上記目的はＰのイオン打込みを用いた従来のｎチャネル
ＭＯ８とソース、ドレイン部の真性半導体層に直接金属
を装着させた擬似ＰチャネルＭＯ８でＣＭＯ８＠成にす
ることにより、達成される。
ＭＯ８とソース、ドレイン部の真性半導体層に直接金属
を装着させた擬似ＰチャネルＭＯ８でＣＭＯ８＠成にす
ることにより、達成される。
一般に非晶質シリコンを用いた薄膜トランジスタは非晶
質シリコンのキャリアの移動度が低い為、大電流は流せ
ないが逆にリーク電流は小さい。又、多結晶シリコンを
用いた薄膜トランジスタは多結晶シリコンののキャリア
の移動度は非晶質のそれよりは２ケタ程度大きいので、
ある程度の電流は流せるが、逆に接合が不充分な為、リ
ーク電流は大きい。ここで、多結晶シリコン薄膜トラン
ジスタの典型的なＴｏ−Ｖｎ特性を第４図に示す。
質シリコンのキャリアの移動度が低い為、大電流は流せ
ないが逆にリーク電流は小さい。又、多結晶シリコンを
用いた薄膜トランジスタは多結晶シリコンののキャリア
の移動度は非晶質のそれよりは２ケタ程度大きいので、
ある程度の電流は流せるが、逆に接合が不充分な為、リ
ーク電流は大きい。ここで、多結晶シリコン薄膜トラン
ジスタの典型的なＴｏ−Ｖｎ特性を第４図に示す。
Ｖａ ＝ ＯＶ ｔｔｂ’ｔにして、ＶＧが正の電圧で
も負の電圧でも電流が流れている。この事は多結晶シリ
コンｇ膜トランジスタが両チャンネル伝導を持っている
事を示している。ことろで、多結晶シリコンのｎチャン
ネルＭ ＯＳ Ｔ （Ｍｅｔａｌ −Ｏｘｉｄｅ−５ｅ
ｍｉ−ｃｏｎｄｕｅｔ、ｏｒ −Ｔｒａｎｇｉｆｏｒ）
は通常のシリコンプロセスで使われているＰのイオン打
込みを用いて製作したが、多結晶シリコンのＰチャンネ
ルＭＯ８Ｔはソース、ドレイン部の真性半導体層の上に
直接、金属、例えばＡｏを蒸着して製作した。これＡｌ
は良く知られているように電子に対してはショットキー
コンタクトになる（Ａｌｌ／ｎ−界面）がホールに対し
てはオーミックコンタクトになる（Ａｌ／ｎ−界面）の
で、無理にＢ（ボロン）を打込まなくても良い、と考え
た結果からである。
も負の電圧でも電流が流れている。この事は多結晶シリ
コンｇ膜トランジスタが両チャンネル伝導を持っている
事を示している。ことろで、多結晶シリコンのｎチャン
ネルＭ ＯＳ Ｔ （Ｍｅｔａｌ −Ｏｘｉｄｅ−５ｅ
ｍｉ−ｃｏｎｄｕｅｔ、ｏｒ −Ｔｒａｎｇｉｆｏｒ）
は通常のシリコンプロセスで使われているＰのイオン打
込みを用いて製作したが、多結晶シリコンのＰチャンネ
ルＭＯ８Ｔはソース、ドレイン部の真性半導体層の上に
直接、金属、例えばＡｏを蒸着して製作した。これＡｌ
は良く知られているように電子に対してはショットキー
コンタクトになる（Ａｌｌ／ｎ−界面）がホールに対し
てはオーミックコンタクトになる（Ａｌ／ｎ−界面）の
で、無理にＢ（ボロン）を打込まなくても良い、と考え
た結果からである。
結局、これら２つのトランジスタを第５図のような０Ｍ
Ｏ８構成にするこ事により、イオン打込みを一度しか使
わない０Ｍ０８回路が実現する。
Ｏ８構成にするこ事により、イオン打込みを一度しか使
わない０Ｍ０８回路が実現する。
以下１本発明の一実施例を第６図により説明する↓
ａ）ガラス又は、石英基板等の絶縁基板１上にＣＶＤ法
などの公知の技術により多結晶シリコン、非晶質シリコ
ン、Ｃｄ、Ｓｓ等の半導体膜２を堆積する。次に、ホト
エツチング等の公知の技術により、半導体膜２を島状に
分割する。
などの公知の技術により多結晶シリコン、非晶質シリコ
ン、Ｃｄ、Ｓｓ等の半導体膜２を堆積する。次に、ホト
エツチング等の公知の技術により、半導体膜２を島状に
分割する。
ｂ）ＣＶＤ法などにより、酸化膜等の半導体絶縁膜３．
ゲート電極となる金属、或は、多結晶シリコン４を順次
堆積し、ホトエツチング等の技術により、ｎチャンネル
駆動を行なわせる部分のゲート部以外の多結晶シリコン
４．半導体絶縁膜３を除去し、Ｐ（燐）をイオン打込み
してｎ型半導体層を形成する。
ゲート電極となる金属、或は、多結晶シリコン４を順次
堆積し、ホトエツチング等の技術により、ｎチャンネル
駆動を行なわせる部分のゲート部以外の多結晶シリコン
４．半導体絶縁膜３を除去し、Ｐ（燐）をイオン打込み
してｎ型半導体層を形成する。
Ｃ）ホトエツチング等の技術により、ｐチャネル駆動を
行なわせる部分のゲート部以外の多結晶シリコン４．半
導体絶縁膜３を除去する。
行なわせる部分のゲート部以外の多結晶シリコン４．半
導体絶縁膜３を除去する。
ｄ）ＣＶＤ法などにより、酸化膜等の半導体絶縁膜３を
堆積し、ホトエツチング等の技術によりそれぞれのトラ
ンジスタのゲート、ソース、ドレイン部のコンタクトホ
ールを明け、ＡｌＣアルミニウム）をその上に蒸着させ
て、ホトエツチング等の技術によりＡｏをパターンニン
グする。
堆積し、ホトエツチング等の技術によりそれぞれのトラ
ンジスタのゲート、ソース、ドレイン部のコンタクトホ
ールを明け、ＡｌＣアルミニウム）をその上に蒸着させ
て、ホトエツチング等の技術によりＡｏをパターンニン
グする。
（発明の効果〕
本発明によれば、Ｂ（ボロン）打込みを使わず擬似Ｃ０
３Ｍ構成のインバータが製作できるため。
３Ｍ構成のインバータが製作できるため。
（１）プロセスの簡略化、（２）回路の高速化、等の効
果がある。
果がある。
第１図はＰ ｏ ｌ ｙ −Ｓ ｉ Ｔ Ｆ Ｔを用い
たＥ／Ｅ構成のインバータ回路図、第２図は従来より用
いられている２相ダイナミック形シフトレジスタ回路図
、第３図は従来より用いられている０ＭＯ８構成のイン
バータ回路図、第４図はＰｏ１ｙ−８ｉＴＦＴの典型的
なＩｎ−Ｖａ特性図、第５図は本発明の疑似０ＭＯ８構
成のインバータ回路図。 第６図は本発明の一実施例のプロセス工程図である。 １・・・ガラス基板、２＝Ｐｏｌｙ−８ｉ（ｉ属）、３
・・・シリコン酸化膜、４・・・ゲート電極（Ｐｏｌｙ
−８ｉ層）、５− ｎ形Ｐ ｏ ｌ ｙ −Ｓ ｊ層（
ｎ十層）、６・・・ソース電極（Ａｌ）。
たＥ／Ｅ構成のインバータ回路図、第２図は従来より用
いられている２相ダイナミック形シフトレジスタ回路図
、第３図は従来より用いられている０ＭＯ８構成のイン
バータ回路図、第４図はＰｏ１ｙ−８ｉＴＦＴの典型的
なＩｎ−Ｖａ特性図、第５図は本発明の疑似０ＭＯ８構
成のインバータ回路図。 第６図は本発明の一実施例のプロセス工程図である。 １・・・ガラス基板、２＝Ｐｏｌｙ−８ｉ（ｉ属）、３
・・・シリコン酸化膜、４・・・ゲート電極（Ｐｏｌｙ
−８ｉ層）、５− ｎ形Ｐ ｏ ｌ ｙ −Ｓ ｊ層（
ｎ十層）、６・・・ソース電極（Ａｌ）。
Claims (1)
- 【特許請求の範囲】 １、薄膜トランジスタ素子において、ソース、ドレイン
部の真性半導体層の上に直接、金属を堆積させ製作した
ＭＯＳＴをＰチャネル駆動させる事を特徴とする薄膜ト
ランジスタのインバータ回路。 ２、請求範囲第１項において、薄膜は多結晶シリコンで
ある事を特徴とする薄膜トランジスタのインバータ回路
。 ３、請求範囲第１項において、金属はＡｌであることを
特徴とする薄膜トランジスタ素子。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61219445A JPS6376474A (ja) | 1986-09-19 | 1986-09-19 | 薄膜トランジスタのインバ−タ回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61219445A JPS6376474A (ja) | 1986-09-19 | 1986-09-19 | 薄膜トランジスタのインバ−タ回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6376474A true JPS6376474A (ja) | 1988-04-06 |
Family
ID=16735522
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61219445A Pending JPS6376474A (ja) | 1986-09-19 | 1986-09-19 | 薄膜トランジスタのインバ−タ回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6376474A (ja) |
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206970A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
| JPH04206971A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
| US6004831A (en) * | 1991-09-25 | 1999-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating a thin film semiconductor device |
| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| US7116302B2 (en) | 1991-10-16 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Process of operating active matrix display device having thin film transistors |
| US7253440B1 (en) * | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
-
1986
- 1986-09-19 JP JP61219445A patent/JPS6376474A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH04206970A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
| JPH04206971A (ja) * | 1990-11-30 | 1992-07-28 | Sharp Corp | 薄膜半導体装置 |
| US6004831A (en) * | 1991-09-25 | 1999-12-21 | Semiconductor Energy Laboratory Co., Ltd. | Method for fabricating a thin film semiconductor device |
| US6979840B1 (en) | 1991-09-25 | 2005-12-27 | Semiconductor Energy Laboratory Co., Ltd. | Thin film transistors having anodized metal film between the gate wiring and drain wiring |
| US7071910B1 (en) | 1991-10-16 | 2006-07-04 | Semiconductor Energy Laboratory Co., Ltd. | Electrooptical device and method of driving and manufacturing the same |
| US7116302B2 (en) | 1991-10-16 | 2006-10-03 | Semiconductor Energy Laboratory Co., Ltd. | Process of operating active matrix display device having thin film transistors |
| US7253440B1 (en) * | 1991-10-16 | 2007-08-07 | Semiconductor Energy Laboratory Co., Ltd. | Semiconductor device having at least first and second thin film transistors |
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