JPS5821864A - 薄膜半導体装置の製造方法 - Google Patents
薄膜半導体装置の製造方法Info
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- JPS5821864A JPS5821864A JP56121114A JP12111481A JPS5821864A JP S5821864 A JPS5821864 A JP S5821864A JP 56121114 A JP56121114 A JP 56121114A JP 12111481 A JP12111481 A JP 12111481A JP S5821864 A JPS5821864 A JP S5821864A
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- transistor
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10H—INORGANIC LIGHT-EMITTING SEMICONDUCTOR DEVICES HAVING POTENTIAL BARRIERS
- H10H29/00—Integrated devices, or assemblies of multiple devices, comprising at least one light-emitting semiconductor element covered by group H10H20/00
- H10H29/10—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00
- H10H29/14—Integrated devices comprising at least one light-emitting semiconductor component covered by group H10H20/00 comprising multiple light-emitting semiconductor components
- H10H29/142—Two-dimensional arrangements, e.g. asymmetric LED layout
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- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
- Exposure Of Semiconductors, Excluding Electron Or Ion Beam Exposure (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明はＭ工Ｓ（金バー絶縁物−半導体）トラ：／ シ
Ｘ ｐ ７レイを用すたディスプレイのためのアー・１
− クチイブマトリックス基鈑に関するものである。
Ｘ ｐ ７レイを用すたディスプレイのためのアー・１
− クチイブマトリックス基鈑に関するものである。
従来了クチイブマド１】ツクスヲ用いたデイスブＩノイ
バネルはダイナミック方式に比しそのマトリックスサイ
ズを非常に大吉（でき、大型かつドツト数の大きなパネ
ルを実現可能な方式として注目を浴びて論る。、特に液
晶の工うな受光型素子″７″はダイナミック方式での駆
動デユーティは限界がありテレビ表示等にはアクティブ
マトリックスの応用が考λちれて−る。第１図は従来の
アクティブマトリックスの１セルを示してｂる。アドレ
ス線Ｘがトランジスタ２のゲートに入力されており、ト
ランジスタをＯＮさせてデータ、ＩＹの信号全保持用コ
ンデンサ３に電荷として蓄積させる。再びブータラ書キ
込むまで、このコンデンサ３により保持され、同時に液
晶４を駆動する、ここでＶＣは共通電極信号である。液
晶のリークは非常に少ないので、短時間の電荷の保持に
は十分である。
バネルはダイナミック方式に比しそのマトリックスサイ
ズを非常に大吉（でき、大型かつドツト数の大きなパネ
ルを実現可能な方式として注目を浴びて論る。、特に液
晶の工うな受光型素子″７″はダイナミック方式での駆
動デユーティは限界がありテレビ表示等にはアクティブ
マトリックスの応用が考λちれて−る。第１図は従来の
アクティブマトリックスの１セルを示してｂる。アドレ
ス線Ｘがトランジスタ２のゲートに入力されており、ト
ランジスタをＯＮさせてデータ、ＩＹの信号全保持用コ
ンデンサ３に電荷として蓄積させる。再びブータラ書キ
込むまで、このコンデンサ３により保持され、同時に液
晶４を駆動する、ここでＶＣは共通電極信号である。液
晶のリークは非常に少ないので、短時間の電荷の保持に
は十分である。
ここのトランジスタとコンデンサ１の製造は通常のＩＣ
のプロセスと全く同じである。第２図は第１図のセルを
シリコンゲートプロセスにニジ作放２− した例である。単結晶シリコンウェハ上にトランジスタ
１０とコンデンサ】１が構匠される。アドレス線Ｘとコ
ンデンサの上電極１１は多結晶シ１】コン（ボ１１シリ
コン）で、又データ線Ｙと液晶駆動電極１３はＡ！でで
きて粘り、コンタクトホール７．８．９にニジ、基板と
Ａ／、ボリン１１コンとＡＡが夫々接続される。
のプロセスと全く同じである。第２図は第１図のセルを
シリコンゲートプロセスにニジ作放２− した例である。単結晶シリコンウェハ上にトランジスタ
１０とコンデンサ】１が構匠される。アドレス線Ｘとコ
ンデンサの上電極１１は多結晶シ１】コン（ボ１１シリ
コン）で、又データ線Ｙと液晶駆動電極１３はＡ！でで
きて粘り、コンタクトホール７．８．９にニジ、基板と
Ａ／、ボリン１１コンとＡＡが夫々接続される。
この種の通常のＩＣプロセスに従っｔマトリックス基板
は次の大きな欠点をもつ、 １つけマトリックス基板の製造プロセスが工Ｃと同一の
ため、プロセスが複雑であり工程コストが悪因と同時に
基板シ１】コンとの接合リークによる歩留低下が発生し
、総コストが裏ｒ。特にシリコン薄膜とソース・ド１／
インとなる拡散層との接合部には、単結晶中の結晶欠陥
にかなり左右され通常のセルではこのリーク電流を１０
０ＰＡ以下にしなげればならず、この構造で数万個のセ
ル全てのリークを押えることはむすかし論。ここで発生
する接合リークはコンデンサ３に蓄積された電荷を放電
シ、コントラストを低下させる。
は次の大きな欠点をもつ、 １つけマトリックス基板の製造プロセスが工Ｃと同一の
ため、プロセスが複雑であり工程コストが悪因と同時に
基板シ１】コンとの接合リークによる歩留低下が発生し
、総コストが裏ｒ。特にシリコン薄膜とソース・ド１／
インとなる拡散層との接合部には、単結晶中の結晶欠陥
にかなり左右され通常のセルではこのリーク電流を１０
０ＰＡ以下にしなげればならず、この構造で数万個のセ
ル全てのリークを押えることはむすかし論。ここで発生
する接合リークはコンデンサ３に蓄積された電荷を放電
シ、コントラストを低下させる。
３−
２つにはへ！電極のすきまからシリコン薄膜に入射した
光は、電子−正孔対な生放し拡散して光電流を生じてコ
ンデンサ３の電荷を放電してし寸いコントラストが低Ｔ
ｆ ル。
光は、電子−正孔対な生放し拡散して光電流を生じてコ
ンデンサ３の電荷を放電してし寸いコントラストが低Ｔ
ｆ ル。
本発明の目的はこの欠点を改善する方式を提供するもの
７あり、本発明の構「けガラス、石英、又はシフ１コン
ウエハ上にシフ１コン１７１（ｆｆ ｅ ”−ヤネルと
する薄膜トランジスタを構度するものであって以下具体
例にそって説明する。
７あり、本発明の構「けガラス、石英、又はシフ１コン
ウエハ上にシフ１コン１７１（ｆｆ ｅ ”−ヤネルと
する薄膜トランジスタを構度するものであって以下具体
例にそって説明する。
第３図は本発明に用するマトリックスセルを示すもので
あり、第１図の従来とけ、容量１８のＧＮＤ配線を新た
に設けること、又は液晶の容青φ；十分大きＡと、それ
を電荷保持容量として用いるので電荷保持用の容量１８
とＧＮＤ配線を省略することができ、基本的なデータの
書込、保持は同じである、この場合のＧＮＤ電位は一定
のバイアス電圧を、を味Ｌバイアスレベル、又は信号レ
ベルは問わ々い。又表示データの入力をデータ線Ｙがサ
ンプル−ホールドする容量として、データ線Ｙ、！：（
）ＮＤラインの間の容ｔ２１．又はアドレス線４− Ｘとの間の容量２２を利用する。
あり、第１図の従来とけ、容量１８のＧＮＤ配線を新た
に設けること、又は液晶の容青φ；十分大きＡと、それ
を電荷保持容量として用いるので電荷保持用の容量１８
とＧＮＤ配線を省略することができ、基本的なデータの
書込、保持は同じである、この場合のＧＮＤ電位は一定
のバイアス電圧を、を味Ｌバイアスレベル、又は信号レ
ベルは問わ々い。又表示データの入力をデータ線Ｙがサ
ンプル−ホールドする容量として、データ線Ｙ、！：（
）ＮＤラインの間の容ｔ２１．又はアドレス線４− Ｘとの間の容量２２を利用する。
簗４図ｒＡｌのセルの平面図、 ｒＢｌのＡ−Ｂでの断
面図をもとにセルの構造例を示す、透明基板３３上にト
ランジスタのソース・ドレイン・千ヤえルを形１１ｉ１
７するシリコン薄膜２８とトランジスタのゲートとなる
ゲート線をなすシリコン薄膜等もし７（はそれと同等の
配線層２６とＧＮＤライン２７．更に透明低抵抗材′ｐ
ｒ、例えばＢｏｏ２の如くのネサ膜、厚さ数１００Ａ以
下の金属等ニジなるデータ線２５と液晶駆動電極３１．
が形成されてＡる、又ＧＮＤライン２７と液晶駆動電極
の重なった部分が電荷保持用コ・／テンサ（第３図−１
８）となる。１−ランジスタのリーク・ドレイン３４．
３５にはｌｔ？ＣＰチャネル々らＰ）がなされゲート電
極３８に下にはチャネル３０がゲート絶縁膜３６を介し
て存在する。
面図をもとにセルの構造例を示す、透明基板３３上にト
ランジスタのソース・ドレイン・千ヤえルを形１１ｉ１
７するシリコン薄膜２８とトランジスタのゲートとなる
ゲート線をなすシリコン薄膜等もし７（はそれと同等の
配線層２６とＧＮＤライン２７．更に透明低抵抗材′ｐ
ｒ、例えばＢｏｏ２の如くのネサ膜、厚さ数１００Ａ以
下の金属等ニジなるデータ線２５と液晶駆動電極３１．
が形成されてＡる、又ＧＮＤライン２７と液晶駆動電極
の重なった部分が電荷保持用コ・／テンサ（第３図−１
８）となる。１−ランジスタのリーク・ドレイン３４．
３５にはｌｔ？ＣＰチャネル々らＰ）がなされゲート電
極３８に下にはチャネル３０がゲート絶縁膜３６を介し
て存在する。
第５図に、第４図に示す了クチイブ・マ） ＩＪラック
ス板の製造プロセスを示す。透明基板４０上に、ゲート
となるＮ極材料１例えばシリコン等の半導体薄膜、Ｔａ
、Ａ７等の金属薄膜、又はメサ５− 膜等の透明導電膜を形放しパターニングの後ゲート電極
４１を作る。次にゲート電極上にゲート絶縁膜４２を形
反する、ゲート絶縁膜形成法け、ゲート電極の酸化物、
例えば陽極酸化法、熱酸化法、プラズマ酸化法等による
か、又はＣＶＤ法等によりＨｔ Ｏ２、ＡＣ，０３等の
酸化物、ｇ７，３ｙ４．等の窒化物である。（第５図の
例はゲート電極の酸化方式である。）次にトランジスタ
のチャネルを形成スるシリコン薄膜をデポジションして
バターニングシテソース・ドレイン・チー？ネルを構度
するシリコン層４３を形砂する。（第５図イ））この状
態でネガレジストを上面に塗布し、透明基板の下側から
全面露光（ガラス・マスクを用すずに）すると、ゲート
電極４１が光をマスクしてゲート電極４１のパターン通
υに、レジストの露光した部分４４と未露光部分４５が
残る。（第５図（口１）この後現像するとゲート電極４
１のパターン通りニレジスト４５が残る。このレジヌ）
４５をマスクとして不純物イオンを打込むと、ソース拳
ドレイン部４６にはイオンが打込まれて低抵抗層とな６
一 Ｌ レジスト４５の下部にはイオン打込まれず、チー′
−ネル層４７として残る。（第５図１４）次に透明導電
膜をデポジションしてバターニングし、データｍ４８と
駆動電極４９を形故し、トランジスタのソース・ド１／
イン４６とは、絶縁膜、更にはＰ縁部に対するコンタク
ト・ホールを開ばることなしにコンタクトをとるい 又コンデンサを必要とする場合はゲート電極４１と透明
導電膜による駆動電極４９との間にゲート絶縁膜４２と
同じ材料をせンドイ・ソチして形原できる。
ス板の製造プロセスを示す。透明基板４０上に、ゲート
となるＮ極材料１例えばシリコン等の半導体薄膜、Ｔａ
、Ａ７等の金属薄膜、又はメサ５− 膜等の透明導電膜を形放しパターニングの後ゲート電極
４１を作る。次にゲート電極上にゲート絶縁膜４２を形
反する、ゲート絶縁膜形成法け、ゲート電極の酸化物、
例えば陽極酸化法、熱酸化法、プラズマ酸化法等による
か、又はＣＶＤ法等によりＨｔ Ｏ２、ＡＣ，０３等の
酸化物、ｇ７，３ｙ４．等の窒化物である。（第５図の
例はゲート電極の酸化方式である。）次にトランジスタ
のチャネルを形成スるシリコン薄膜をデポジションして
バターニングシテソース・ドレイン・チー？ネルを構度
するシリコン層４３を形砂する。（第５図イ））この状
態でネガレジストを上面に塗布し、透明基板の下側から
全面露光（ガラス・マスクを用すずに）すると、ゲート
電極４１が光をマスクしてゲート電極４１のパターン通
υに、レジストの露光した部分４４と未露光部分４５が
残る。（第５図（口１）この後現像するとゲート電極４
１のパターン通りニレジスト４５が残る。このレジヌ）
４５をマスクとして不純物イオンを打込むと、ソース拳
ドレイン部４６にはイオンが打込まれて低抵抗層とな６
一 Ｌ レジスト４５の下部にはイオン打込まれず、チー′
−ネル層４７として残る。（第５図１４）次に透明導電
膜をデポジションしてバターニングし、データｍ４８と
駆動電極４９を形故し、トランジスタのソース・ド１／
イン４６とは、絶縁膜、更にはＰ縁部に対するコンタク
ト・ホールを開ばることなしにコンタクトをとるい 又コンデンサを必要とする場合はゲート電極４１と透明
導電膜による駆動電極４９との間にゲート絶縁膜４２と
同じ材料をせンドイ・ソチして形原できる。
この方式の利点はフオトエ・ソチング工程がｌ略化され
ることにある。、第４図においてデータ線２５とゲート
線２６の交点は互いに絶縁する必要があるが、本発明の
如くゲート電極を下に、チャネルを上にする逆転ＭＯ８
）ランジスク１ｃｔ−ル、！：。
ることにある。、第４図においてデータ線２５とゲート
線２６の交点は互いに絶縁する必要があるが、本発明の
如くゲート電極を下に、チャネルを上にする逆転ＭＯ８
）ランジスク１ｃｔ−ル、！：。
特別な絶縁膜を用いなくても、ゲート絶縁物と同じ材料
にニジ自然に絶縁可能となる。しかし、ゲート１１Ｅｍ
がチャネルの下にあるので、ソース・ドレインの不純物
注入が、ゲート電極をマスクとす７− るゲート・セルフ了ライン方式が不可能となる、その結
果、不純物をドープする部分を開口するマスク、及びフ
ォトエッチ工程が必要となるが、本発明は下方から全面
露光することによりマスクを省略ｔ、、かつセルフ了ラ
インを達故、する。このため工程が簡略化すると共にセ
ルフ了ライントープが可能となり、トランジスタのスピ
ード向上、及び小型化を可能とする。
にニジ自然に絶縁可能となる。しかし、ゲート１１Ｅｍ
がチャネルの下にあるので、ソース・ドレインの不純物
注入が、ゲート電極をマスクとす７− るゲート・セルフ了ライン方式が不可能となる、その結
果、不純物をドープする部分を開口するマスク、及びフ
ォトエッチ工程が必要となるが、本発明は下方から全面
露光することによりマスクを省略ｔ、、かつセルフ了ラ
インを達故、する。このため工程が簡略化すると共にセ
ルフ了ライントープが可能となり、トランジスタのスピ
ード向上、及び小型化を可能とする。
本発明の他の利点として、ゲート電極材料に透明導電膜
を用いると、電荷保持用のコンデンサは透明となり、液
晶駆動電極の下部領域殆んどコンデンサな形扉“するこ
とができる。この結果電荷保持容量をかカリ大きくでき
るので、トランジスタのリークに対して許容度が広くと
れ１歩留を同上できる。
を用いると、電荷保持用のコンデンサは透明となり、液
晶駆動電極の下部領域殆んどコンデンサな形扉“するこ
とができる。この結果電荷保持容量をかカリ大きくでき
るので、トランジスタのリークに対して許容度が広くと
れ１歩留を同上できる。
本発明は以上述べた如く基板上にシ１１コントランジス
タとシリコンコンデンサを有するアクティブマトリック
スを提供するものであシ、従来に比し次の利点がある。
タとシリコンコンデンサを有するアクティブマトリック
スを提供するものであシ、従来に比し次の利点がある。
製造フロセスが簡単で、従来のパルクシＩＪコン８−
タイプでは６回のフォトエツチング工程を必要としたが
、本発明の方式では３回でよく、工程コストカ安イト共
ニ、パルクシ１１コンの如（ＫＰ−Ｎ接合断面積が非常
に少なく従って接合＋１−りがわずかであシ歩留の向上
が望める。
、本発明の方式では３回でよく、工程コストカ安イト共
ニ、パルクシ１１コンの如（ＫＰ−Ｎ接合断面積が非常
に少なく従って接合＋１−りがわずかであシ歩留の向上
が望める。
又、上方から入射した元は９０係以上通過し、又シリコ
ン薄膜中のギヤリアの拡散長も短かいので・光電流は殆
んど発生せず、光に対するリーク値け］万ルックスの下
でもＩＱＰＡ以下とカリ、光の入射による表示像の消滅
は防ぐことがで１１更に透明基板に透明液晶駆動を用論
ると、最もコントラストの高ｒＰＢタイプのＷ 晶ヲ用
ｒ ルコとができ１画面の明るさも向上し５表示品質を
飛躍的に改善できる。
ン薄膜中のギヤリアの拡散長も短かいので・光電流は殆
んど発生せず、光に対するリーク値け］万ルックスの下
でもＩＱＰＡ以下とカリ、光の入射による表示像の消滅
は防ぐことがで１１更に透明基板に透明液晶駆動を用論
ると、最もコントラストの高ｒＰＢタイプのＷ 晶ヲ用
ｒ ルコとができ１画面の明るさも向上し５表示品質を
飛躍的に改善できる。
同時に基板にガラスやそれに準する材料を用いるとパネ
ルの組立が容易となり従来のパルクシ１１コンタイブに
対し、組立て歩留りが同上し、又工程が簡単になる。
ルの組立が容易となり従来のパルクシ１１コンタイブに
対し、組立て歩留りが同上し、又工程が簡単になる。
本発明にニジ作放されたアクティブマトリックスパネル
は、低消費電力で安価なボータプル液晶テレビを可能と
し、特に日光の強い屋外ではコントラストも非常に裏す
画面が製造できる。
は、低消費電力で安価なボータプル液晶テレビを可能と
し、特に日光の強い屋外ではコントラストも非常に裏す
画面が製造できる。
第１図は従来の７クテイブマトリツクスに用いたセルの
回路図で第２図はバルクシリコンを用いたセルの平面図
、第３図は本発明のセル図で、第４図（ＡＩ 、 （Ｂ
ｌはその実施例の平面図と断面図で、第５図〔イ）〜【
ヨケその製造プロセスである、１１・＠自コンデンサ３
のポリシリコンの上部電極 １０・・・ポリシリコンゲート ７．８，９・ｅコンタクトホール １３・・・ＡＩによる駆動電極 ３３ 、４０−・透明基板 ３８ 、４１・・ゲート電極 ３６ 、４２・・ゲート絶縁膜 ３４ 、３５ 、４６−・ソースｅドレイン３０ 、４
７・Φチャネル ２５ 、３１ 、４８・・透明導電性膜４４ 、４５・
・レジスト Ｙ（υ７１ＴＡ） 第１目 第３図 第４図
回路図で第２図はバルクシリコンを用いたセルの平面図
、第３図は本発明のセル図で、第４図（ＡＩ 、 （Ｂ
ｌはその実施例の平面図と断面図で、第５図〔イ）〜【
ヨケその製造プロセスである、１１・＠自コンデンサ３
のポリシリコンの上部電極 １０・・・ポリシリコンゲート ７．８，９・ｅコンタクトホール １３・・・ＡＩによる駆動電極 ３３ 、４０−・透明基板 ３８ 、４１・・ゲート電極 ３６ 、４２・・ゲート絶縁膜 ３４ 、３５ 、４６−・ソースｅドレイン３０ 、４
７・Φチャネル ２５ 、３１ 、４８・・透明導電性膜４４ 、４５・
・レジスト Ｙ（υ７１ＴＡ） 第１目 第３図 第４図
Claims (1)
- ゲート線ニエカトランジスタのテストによす選択された
任意の両系列にデータ線エリトランジスタノソース１１
ト１／インを介して表示データを＠き込ム了クチイブマ
ドＩ】ツクス基鈑において、前記アクティブ・マド１１
ツクス基板は透明基鈑上に構反され、更に前言？トラン
ジスタはゲート電極が下方に、チャネルが上方に形成さ
れる構造であり、前記トランジスタのソース−ドレイン
を形成する不純物層は、基板下方からゲート電極を元マ
スクトシて、ゲートセルフ了ラインに工す形取、するこ
とを特徴とするアクティブ・マトリックス基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121114A JPS5821864A (ja) | 1981-07-31 | 1981-07-31 | 薄膜半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP56121114A JPS5821864A (ja) | 1981-07-31 | 1981-07-31 | 薄膜半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5821864A true JPS5821864A (ja) | 1983-02-08 |
| JPH0132661B2 JPH0132661B2 (ja) | 1989-07-10 |
Family
ID=14803224
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP56121114A Granted JPS5821864A (ja) | 1981-07-31 | 1981-07-31 | 薄膜半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5821864A (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168278A (ja) * | 1982-03-30 | 1983-10-04 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| EP0289001A2 (en) | 1987-04-30 | 1988-11-02 | Sanyo Electric Co., Ltd. | A tuner with a timepiece |
| US5891815A (en) * | 1988-12-21 | 1999-04-06 | Lockheed Martin Corporation | Silica, boron nitride, aluminum nitride, alumina composite, article and method of making same |
| JP2001125498A (ja) * | 1999-08-23 | 2001-05-11 | Agilent Technol Inc | 表示装置 |
-
1981
- 1981-07-31 JP JP56121114A patent/JPS5821864A/ja active Granted
Cited By (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS58168278A (ja) * | 1982-03-30 | 1983-10-04 | Toshiba Corp | 薄膜トランジスタの製造方法 |
| EP0289001A2 (en) | 1987-04-30 | 1988-11-02 | Sanyo Electric Co., Ltd. | A tuner with a timepiece |
| US4903336A (en) * | 1987-04-30 | 1990-02-20 | Sanyo Electric Co., Ltd. | Tuner with a timepiece |
| EP0289001B1 (en) * | 1987-04-30 | 1995-02-22 | Sanyo Electric Co., Ltd. | A tuner with a timepiece |
| US5891815A (en) * | 1988-12-21 | 1999-04-06 | Lockheed Martin Corporation | Silica, boron nitride, aluminum nitride, alumina composite, article and method of making same |
| JP2001125498A (ja) * | 1999-08-23 | 2001-05-11 | Agilent Technol Inc | 表示装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0132661B2 (ja) | 1989-07-10 |
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