JPS58224490A - 多重仮想記憶制御方式 - Google Patents
多重仮想記憶制御方式Info
- Publication number
- JPS58224490A JPS58224490A JP57106562A JP10656282A JPS58224490A JP S58224490 A JPS58224490 A JP S58224490A JP 57106562 A JP57106562 A JP 57106562A JP 10656282 A JP10656282 A JP 10656282A JP S58224490 A JPS58224490 A JP S58224490A
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- Japan
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- virtual memory
- stoa
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
発明の技術分野
本発明は、多重化された仮想記憶空間を制御する多重仮
想記憶制御方式に関するものである。
想記憶制御方式に関するものである。
従来技術と問題点
仮想記憶システムは論理アドレスから実アドレ（１）
スに変換して主記憶装置をアクセスするもので、論理ア
ドレスから実アドレスへの変換は、セグメントテーブル
とページテーブルとの２階層テーブルを使用して行うも
のである。第１図はテーブル索引によるアドレス変換の
説明図であり、セグメントテーブルＳＧＴとページテー
ブルＰＧＴとを備え、制御レジスタＣＲにはセグメンＩ
・テーブル先頭アドレス５ＴＯＡがＯ８（オペレーティ
ングシステム）によりセットされ、論理アドレスレジス
タＬＡＲに論理アドレスがセットされる。論理アドレス
は、セグメントインデックス部＋８）とページインデッ
クス部ｆｂｌとバイトインデックス部ＴＣＩとの３個の
部分に分けることができるもので、セグメントインデッ
クス部＋ａ＋は、セグメントテーブルＳＧＴの何番目の
エントリーを使用するかのインデックスを示し、ページ
インデックス部ｆｂｌは、ページテーブルＰＧＴの何番
目のエントリーを使用するかのインデックスを示すもの
であり、ハイドインデックス部（Ｃ）は、ページ内アド
レスを示すもので、アドレス変換の対象とはならないも
のであ（２） 制御レジスタＣＲにセットされたセグメントテーブル先
頭アドレス５ＴＯＡは、アドレス変換テーブルの主記憶
上での先頭アドレスを示すものであり、この先頭アドレ
ス５ＴＯＡと論理アドレスレジスタ１．、 Ａ Ｒのセ
グメントインデックス部（ａｌとを加算して形成したア
ドレスでセグメントテーブルＳＧＴがアクセスされ、ペ
ージテーブル先頭アドレスＰＴＡが読出される。そして
この先頭アドレス））ＴＡと論理アドレスレジスタ１．
、 Ａ Ｒのページインデックス部（ｂｌとを加算して
形成したアドレスでページテーブルＰＧＴがアクセスさ
れ、ページアドレスＰＡが読出されて実アドレスレジス
タＲＡＨにセットされる。この実アドレスレジスタＲＡ
Ｒには論理アドレスレジスタＬＡＲのハイドインデック
ス部（Ｃ）もセットされ、実アドレスレジスタＲＡＲの
セット内容Ｇ」、論理アドレスをテーブル索引により変
換した実アドレスとなり、主記憶装置のアクセスが行わ
れることになる。
ドレスから実アドレスへの変換は、セグメントテーブル
とページテーブルとの２階層テーブルを使用して行うも
のである。第１図はテーブル索引によるアドレス変換の
説明図であり、セグメントテーブルＳＧＴとページテー
ブルＰＧＴとを備え、制御レジスタＣＲにはセグメンＩ
・テーブル先頭アドレス５ＴＯＡがＯ８（オペレーティ
ングシステム）によりセットされ、論理アドレスレジス
タＬＡＲに論理アドレスがセットされる。論理アドレス
は、セグメントインデックス部＋８）とページインデッ
クス部ｆｂｌとバイトインデックス部ＴＣＩとの３個の
部分に分けることができるもので、セグメントインデッ
クス部＋ａ＋は、セグメントテーブルＳＧＴの何番目の
エントリーを使用するかのインデックスを示し、ページ
インデックス部ｆｂｌは、ページテーブルＰＧＴの何番
目のエントリーを使用するかのインデックスを示すもの
であり、ハイドインデックス部（Ｃ）は、ページ内アド
レスを示すもので、アドレス変換の対象とはならないも
のであ（２） 制御レジスタＣＲにセットされたセグメントテーブル先
頭アドレス５ＴＯＡは、アドレス変換テーブルの主記憶
上での先頭アドレスを示すものであり、この先頭アドレ
ス５ＴＯＡと論理アドレスレジスタ１．、 Ａ Ｒのセ
グメントインデックス部（ａｌとを加算して形成したア
ドレスでセグメントテーブルＳＧＴがアクセスされ、ペ
ージテーブル先頭アドレスＰＴＡが読出される。そして
この先頭アドレス））ＴＡと論理アドレスレジスタ１．
、 Ａ Ｒのページインデックス部（ｂｌとを加算して
形成したアドレスでページテーブルＰＧＴがアクセスさ
れ、ページアドレスＰＡが読出されて実アドレスレジス
タＲＡＨにセットされる。この実アドレスレジスタＲＡ
Ｒには論理アドレスレジスタＬＡＲのハイドインデック
ス部（Ｃ）もセットされ、実アドレスレジスタＲＡＲの
セット内容Ｇ」、論理アドレスをテーブル索引により変
換した実アドレスとなり、主記憶装置のアクセスが行わ
れることになる。
このように論理アドレスから実アドレスに変換（３）
して主記憶装置をアクセスする仮想記憶システムに於て
、仮想記憶の多重化が提案されている。第２図は多重仮
想記憶システムの概念図であり、仮想記憶ＶＭＩ〜ＶＭ
３を有する場合を示すものである。各仮想記憶ＶＭＩ〜
ＶＭ３ばそれぞれセグメントテーブル５ＧＴＩ〜５ＧＴ
３を備えるものであり、セグメントテーブル先頭アドレ
スをそれぞれ５ＴＯ１〜Ｓ Ｔ ０３で一例を示してい
る。そしてページテープ月利）ＧＴとの２階層テーブル
により論理アドレスから実アドレスの変換が行われる。
、仮想記憶の多重化が提案されている。第２図は多重仮
想記憶システムの概念図であり、仮想記憶ＶＭＩ〜ＶＭ
３を有する場合を示すものである。各仮想記憶ＶＭＩ〜
ＶＭ３ばそれぞれセグメントテーブル５ＧＴＩ〜５ＧＴ
３を備えるものであり、セグメントテーブル先頭アドレ
スをそれぞれ５ＴＯ１〜Ｓ Ｔ ０３で一例を示してい
る。そしてページテープ月利）ＧＴとの２階層テーブル
により論理アドレスから実アドレスの変換が行われる。
この多重仮想記憶システムは、各ユーザーがそれぞれ１
個の仮想記４．１を使用することができるもので、ジョ
ブの切換えは、制御レジスタのセグメントテーブル先頭
アドレス５ＴＯＡを変更することにより行うことができ
るものである。
個の仮想記４．１を使用することができるもので、ジョ
ブの切換えは、制御レジスタのセグメントテーブル先頭
アドレス５ＴＯＡを変更することにより行うことができ
るものである。
第３図は第１図及び第２図の概念を実現する為の要部ブ
ロック図であり、アドレス変換バッファＴＬＢに、第１
図で説明した論理アドレスから変換した実アドレスが、
その論理アドレスと対で登録される。従って同じ論理ア
ドレスについては、（４） テーブル索引なしに実アドレスを求めることができる。
ロック図であり、アドレス変換バッファＴＬＢに、第１
図で説明した論理アドレスから変換した実アドレスが、
その論理アドレスと対で登録される。従って同じ論理ア
ドレスについては、（４） テーブル索引なしに実アドレスを求めることができる。
このアドレス変換バッファＴ Ｌ １３は、例えば第１
と第２のブロック部ＰＲＩ、ＡＬＴとを有し、各ブロッ
ク部はセグメントテーブル先頭アドレス識別コード５Ｔ
ＯＩＤと論理アドレスＬＡとページアドレスＰＡとを対
応して登録している。
と第２のブロック部ＰＲＩ、ＡＬＴとを有し、各ブロッ
ク部はセグメントテーブル先頭アドレス識別コード５Ｔ
ＯＩＤと論理アドレスＬＡとページアドレスＰＡとを対
応して登録している。
又ＣＯＭＰ ｌ〜ＣＯＭＰ３は比較回路、ＨＡ Ｓ Ｈ
はハツシュ回路、ＳＴはセグメントテーブルスタック、
Ｇはゲートである。
はハツシュ回路、ＳＴはセグメントテーブルスタック、
Ｇはゲートである。
アドレス変換テーブルＴ Ｌ Ｂは、論理アドレスレジ
スタＬＡＲにセットされた論理アドレスのうち、ハイド
インデックス部（Ｃ）を除いた下位部（ｂｌをアドレス
としてアクセスされる。それにより各ブロック部ＰＲＩ
、ＡＬＴから読出された識別コードＳＴＯＩ Ｄ及び論
理アドレスＬ、 Ａは、比較回路ＣＯＭＰ２．ＣＯＭＩ
）３にそれぞれ加えられ、ページアドレスＰＡはゲート
Ｇに加えられる。そして比較回路ＣＯＭＰ２．ＣＯＭＰ
３ば、ハツシュ回路ＨＡ Ｓ Ｈの出力及び論理アドレ
スのト位部（８）を比較人力として比較し、ＬＬ較一致
するとゲート（５） Ｇを開くように制御するものである。即ち、比較一致し
た何れか一方のブロック部からのページアト１／スＩ）
Ａが実アドレスとして実アドレスレジスタＲＡ Ｒに
セラ１−される。
スタＬＡＲにセットされた論理アドレスのうち、ハイド
インデックス部（Ｃ）を除いた下位部（ｂｌをアドレス
としてアクセスされる。それにより各ブロック部ＰＲＩ
、ＡＬＴから読出された識別コードＳＴＯＩ Ｄ及び論
理アドレスＬ、 Ａは、比較回路ＣＯＭＰ２．ＣＯＭＩ
）３にそれぞれ加えられ、ページアドレスＰＡはゲート
Ｇに加えられる。そして比較回路ＣＯＭＰ２．ＣＯＭＰ
３ば、ハツシュ回路ＨＡ Ｓ Ｈの出力及び論理アドレ
スのト位部（８）を比較人力として比較し、ＬＬ較一致
するとゲート（５） Ｇを開くように制御するものである。即ち、比較一致し
た何れか一方のブロック部からのページアト１／スＩ）
Ａが実アドレスとして実アドレスレジスタＲＡ Ｒに
セラ１−される。
何れの比較回路ＣＯＭＰ２．ＣＯＭＰ３でも比較一致し
ない場合は、第１図について説明したテーブル索引によ
るアドレス変換で求めた実アドレスが用いられ、その実
アドレスが論理アドレスと対でアドレス変換テーブルＴ
ＬＢに登録されることになる。
ない場合は、第１図について説明したテーブル索引によ
るアドレス変換で求めた実アドレスが用いられ、その実
アドレスが論理アドレスと対でアドレス変換テーブルＴ
ＬＢに登録されることになる。
アドレス変換テーブルＴ Ｌ Ｂ内のセグメントテーブ
ル先頭アドレス識別コード５ＴＯＩＤは、第２図につい
て説明した多重仮想記憶システムの仮想記憶ＶＭＩ〜Ｖ
Ｍ３の番号を示し、セグメン１−テーブルＳＴ、ハツシ
ュ回路ＲＡＳＨにより作成されるものである。
ル先頭アドレス識別コード５ＴＯＩＤは、第２図につい
て説明した多重仮想記憶システムの仮想記憶ＶＭＩ〜Ｖ
Ｍ３の番号を示し、セグメン１−テーブルＳＴ、ハツシ
ュ回路ＲＡＳＨにより作成されるものである。
例えば制御レジスタＣＲ内のセグメントテーブル先頭ア
ドレス５ＴＯＡが変更されると、ハツシュ回路ＨＡ Ｓ
ＨでハツシュしてセグメントテーブルスタックＳＴの
アドレスとする。このセグメン（６） トチ−プルスタックＳＴには、以前に使用されたセグメ
ントテーブル先頭アドレス５ＴＯＡＯ，５ＴＯＡ１．
・・・が複数登録されており、制御レジスタＣＲに新
しくセラＩ・されたセグメンｌ−テーブル先頭アドレス
が既にセグメンＩ・テーブルスタックＳＴ内にあれば、
ハツシュ回ＦＩ８ＨＡ Ｓ Ｈの出力をセグメン１−テ
ーブル先頭アドレス識別コードとして、比較回路ＣＯＭ
Ｐ２．ＣＯＭＰ３の比較入力とする。
ドレス５ＴＯＡが変更されると、ハツシュ回路ＨＡ Ｓ
ＨでハツシュしてセグメントテーブルスタックＳＴの
アドレスとする。このセグメン（６） トチ−プルスタックＳＴには、以前に使用されたセグメ
ントテーブル先頭アドレス５ＴＯＡＯ，５ＴＯＡ１．
・・・が複数登録されており、制御レジスタＣＲに新
しくセラＩ・されたセグメンｌ−テーブル先頭アドレス
が既にセグメンＩ・テーブルスタックＳＴ内にあれば、
ハツシュ回ＦＩ８ＨＡ Ｓ Ｈの出力をセグメン１−テ
ーブル先頭アドレス識別コードとして、比較回路ＣＯＭ
Ｐ２．ＣＯＭＰ３の比較入力とする。
又セグメントテーブルスタックＳＴ内にない場合は、ハ
ツシュ回路ＨＡ Ｓ Ｈの出力で指定されたセグメント
テーブルスタックＳＴの番地に先に登録されているセグ
メントテーブル先頭アドレスでもって使用されている仮
想記憶についてのアドレス変換テーブルＴＬＢの内容を
、追い出すものである。これはハツシュ回路ＲＡＳＨの
出力でアドレス変換テーブルＴ Ｌ Ｂ内の全エントリ
ーの識別コードＳＴＯＩ Ｄを調べて、同じものがあっ
たならば、そのエントリーを無効化するものである。
ツシュ回路ＨＡ Ｓ Ｈの出力で指定されたセグメント
テーブルスタックＳＴの番地に先に登録されているセグ
メントテーブル先頭アドレスでもって使用されている仮
想記憶についてのアドレス変換テーブルＴＬＢの内容を
、追い出すものである。これはハツシュ回路ＲＡＳＨの
出力でアドレス変換テーブルＴ Ｌ Ｂ内の全エントリ
ーの識別コードＳＴＯＩ Ｄを調べて、同じものがあっ
たならば、そのエントリーを無効化するものである。
そして、新しいセグメントテーブル先頭アドレス（７）
ＳＴＯＡをセグメントテーブルスタックＳＴに登録し、
その識別コー１” Ｓ Ｔ ＯＩ Ｄを別の仮想記憶と
して使用するものである。
その識別コー１” Ｓ Ｔ ＯＩ Ｄを別の仮想記憶と
して使用するものである。
制御レジスクＣＲ内のセグメントテーブル先頭アドレス
Ｓ ’ｒＯＡが変更されたときの前述のセグメントテー
ブルスタックＳＴの内容については、比較回路ＣＯＭＰ
１の比較結果により、既に登録されているか否かを判
断することができる。
Ｓ ’ｒＯＡが変更されたときの前述のセグメントテー
ブルスタックＳＴの内容については、比較回路ＣＯＭＰ
１の比較結果により、既に登録されているか否かを判
断することができる。
前述の従来の多重仮想記憶システムは、仮想記憶を複数
設けて、その何れかを使用するように制御するものであ
り、仮想記憶間については考慮されていないものであっ
た。
設けて、その何れかを使用するように制御するものであ
り、仮想記憶間については考慮されていないものであっ
た。
発明の目的
本発明は、多重仮想記憶システムに於て、一つの仮想記
憶空間」二のプログラムから他の仮想記憶空間をアクセ
スし得るようにすることを目的とするものである。以下
実施例について詳細に説明する。
憶空間」二のプログラムから他の仮想記憶空間をアクセ
スし得るようにすることを目的とするものである。以下
実施例について詳細に説明する。
発明の実施例
第４図は本発明の実施例の要部ブロック図であ（８）
す、第３図のセグメントテーブルスタックＳＴの部分の
みを示すものである。第１の制御レジスタＣＲＩは第３
図に於ける制御レジスタＣＲに相当し、この第１の制御
レジスタＣＲＩ内のセグメントテーブル先頭アドレス５
ＴＯＡにより形成される識別コード５ＴＯＩＤは、第３
図について説明した場合と同様である。そして第１の制
御レジスタＣＲＩ内のセグメントテーブル先頭アドレス
で指示される仮想記憶空間上のプログラムから第２の制
御レジスタＣＲ２内のセグメントテーブル先頭アドレス
５ＴＯＡで指示される仮想記憶空間をアクセスするとき
、第２の制御レジスタＣＲ２内のセグメントテーブル先
頭アドレスは、セグメントテーブルスタックＳＴの固定
的な番地例えば最終番地にセカンダリセグメントテーブ
ル先頭アドレス５ＳＴＯＡとして登録される。これは第
１の制御レジスタＣＲＩ内のセグメントテーブル先頭ア
ドレスをハツシュ回路ＨＡＳＨでハツシングするとき、
ハツシュ回路１（Ａ Ｓ １１はオール″１°を出力し
ない構成とし、オール“１”のアドレスで（９） アクセスされるセグメントテーブルスタックＳＴの最終
番地を第２の制御レジスタＣＲ２内のセグメントテーブ
ル先頭アドレスの登録用として固定的に割当てるもので
ある。
みを示すものである。第１の制御レジスタＣＲＩは第３
図に於ける制御レジスタＣＲに相当し、この第１の制御
レジスタＣＲＩ内のセグメントテーブル先頭アドレス５
ＴＯＡにより形成される識別コード５ＴＯＩＤは、第３
図について説明した場合と同様である。そして第１の制
御レジスタＣＲＩ内のセグメントテーブル先頭アドレス
で指示される仮想記憶空間上のプログラムから第２の制
御レジスタＣＲ２内のセグメントテーブル先頭アドレス
５ＴＯＡで指示される仮想記憶空間をアクセスするとき
、第２の制御レジスタＣＲ２内のセグメントテーブル先
頭アドレスは、セグメントテーブルスタックＳＴの固定
的な番地例えば最終番地にセカンダリセグメントテーブ
ル先頭アドレス５ＳＴＯＡとして登録される。これは第
１の制御レジスタＣＲＩ内のセグメントテーブル先頭ア
ドレスをハツシュ回路ＨＡＳＨでハツシングするとき、
ハツシュ回路１（Ａ Ｓ １１はオール″１°を出力し
ない構成とし、オール“１”のアドレスで（９） アクセスされるセグメントテーブルスタックＳＴの最終
番地を第２の制御レジスタＣＲ２内のセグメントテーブ
ル先頭アドレスの登録用として固定的に割当てるもので
ある。
従って第２の制御レジスタＣＲ２内のセグメンｌ−テー
ブル先印アドレスで指示される仮想記憶空間をアクセス
する際には、第３図に於けるアドレス変換テーブルＴＬ
Ｂ内の識別コード５ＴＯＩＤをオール“１”にすること
により、第１の仮想記憶空間と第２の仮想記憶空間とを
容易に識別することができるものとなる。
ブル先印アドレスで指示される仮想記憶空間をアクセス
する際には、第３図に於けるアドレス変換テーブルＴＬ
Ｂ内の識別コード５ＴＯＩＤをオール“１”にすること
により、第１の仮想記憶空間と第２の仮想記憶空間とを
容易に識別することができるものとなる。
又第２の制御レジスタＣＲ２の内容が変更になった場合
には、セグメントテーブルスタックＳＴ内のセカンダリ
セグメントテーブル先頭アドレス５ＳＴＯＡと比較され
、以前に登録されている内容と異なる場合は、アドレス
変換テーブルＴＬＢのオール“１”の識別コード５ＴＯ
ＩＤのエントリーを追い出すことになる。このような制
御レジスタＣＲ２の内容と、セグメントテーブルスタッ
クＳＴに登録されている内容との比較は、第３図（１０
） について説明した比較回路ＣＯＭＰ １と同様な比較回
路により行うことができる。
には、セグメントテーブルスタックＳＴ内のセカンダリ
セグメントテーブル先頭アドレス５ＳＴＯＡと比較され
、以前に登録されている内容と異なる場合は、アドレス
変換テーブルＴＬＢのオール“１”の識別コード５ＴＯ
ＩＤのエントリーを追い出すことになる。このような制
御レジスタＣＲ２の内容と、セグメントテーブルスタッ
クＳＴに登録されている内容との比較は、第３図（１０
） について説明した比較回路ＣＯＭＰ １と同様な比較回
路により行うことができる。
発明の詳細
な説明したように、本発明は、多重仮想記憶システムに
於て、第１の仮想記憶空間から第２の仮想記憶空間をア
クセスするとき、第１の仮想記憶空間にはセグメントテ
ーブル先頭アドレスから形成される識別コードＳＴＯ［
ｒ）を割当て、第２の仮想記憶空間には、第１の仮想記
憶空間に割当てられた識別コードとは重複しない固定的
識別コードを割当てるものであり、第１の仮想記憶空間
と第２の仮想記憶空間とを容易に識別することができる
ものとなる。
於て、第１の仮想記憶空間から第２の仮想記憶空間をア
クセスするとき、第１の仮想記憶空間にはセグメントテ
ーブル先頭アドレスから形成される識別コードＳＴＯ［
ｒ）を割当て、第２の仮想記憶空間には、第１の仮想記
憶空間に割当てられた識別コードとは重複しない固定的
識別コードを割当てるものであり、第１の仮想記憶空間
と第２の仮想記憶空間とを容易に識別することができる
ものとなる。
第１図はテーブル索引による論理アドレスから実アドレ
スへの変換のための説明図、第２図は多重仮想記憶シス
テムの概念図、第３図は第１図及び第２図に示す概念を
実現するための要部ブロック図、第４図は本発明の実施
例の要部ブロック図である。 １
゛ Ｌ Ａ Ｒは論理アドレスレジスタ、ＲＡＲは実アドレ
スレジスタ、ＣＲ，ＣＲ１，ＣＲ２は制御レジスタ、Ｓ
ＧＴはセグメントテーブル、ＰＧＴはページテーブル、
ＨＡ Ｓ Ｈはハツシュ回路、ＳＴはセグメントテーブ
ルスタック、ＴＬＢはアドレス変換テーブル、ＣＯＭＰ
］〜ＣＯＭＰ３は比較回路、Ｓ Ｔ ＯＡ ＆１セグ
メントテーブル先頭アドレス、５ＴＯＩＩ）はセグメン
トテーブル先頭アドレス識別コードである。 特許出願人 富士通株式会社 代理人弁理士 玉蟲久五部 外３名 第１図 第２図
スへの変換のための説明図、第２図は多重仮想記憶シス
テムの概念図、第３図は第１図及び第２図に示す概念を
実現するための要部ブロック図、第４図は本発明の実施
例の要部ブロック図である。 １
゛ Ｌ Ａ Ｒは論理アドレスレジスタ、ＲＡＲは実アドレ
スレジスタ、ＣＲ，ＣＲ１，ＣＲ２は制御レジスタ、Ｓ
ＧＴはセグメントテーブル、ＰＧＴはページテーブル、
ＨＡ Ｓ Ｈはハツシュ回路、ＳＴはセグメントテーブ
ルスタック、ＴＬＢはアドレス変換テーブル、ＣＯＭＰ
］〜ＣＯＭＰ３は比較回路、Ｓ Ｔ ＯＡ ＆１セグ
メントテーブル先頭アドレス、５ＴＯＩＩ）はセグメン
トテーブル先頭アドレス識別コードである。 特許出願人 富士通株式会社 代理人弁理士 玉蟲久五部 外３名 第１図 第２図
Claims (1)
- 論理アドレスを実アドレスに変換するアドレス変換機構
と、前記論理アドレスと該論理アドレスを変換した実ア
ドレスとを対として記憶するアドレス変換バッファと、
複数の仮想記憶空間を制御するセグメントテーブルスタ
ックとを備えた処理装置に於て、第１の仮想記憶空間に
はセグメントテーブル先頭アドレスから形成される識別
コードを割当て、第２の仮想記憶空間には前記識別コー
ドとは重複しない固定的コードを割当てて多重仮想記憶
の制御を行うことを特徴とする多重仮想記憶制御方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106562A JPS58224490A (ja) | 1982-06-21 | 1982-06-21 | 多重仮想記憶制御方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57106562A JPS58224490A (ja) | 1982-06-21 | 1982-06-21 | 多重仮想記憶制御方式 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS58224490A true JPS58224490A (ja) | 1983-12-26 |
Family
ID=14436735
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57106562A Pending JPS58224490A (ja) | 1982-06-21 | 1982-06-21 | 多重仮想記憶制御方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS58224490A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305443A (ja) * | 1987-06-08 | 1988-12-13 | Hitachi Ltd | 仮想空間群管理方法 |
-
1982
- 1982-06-21 JP JP57106562A patent/JPS58224490A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63305443A (ja) * | 1987-06-08 | 1988-12-13 | Hitachi Ltd | 仮想空間群管理方法 |
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