JPS5953634B2 - 計算機システム - Google Patents
計算機システムInfo
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- JPS5953634B2 JPS5953634B2 JP55097337A JP9733780A JPS5953634B2 JP S5953634 B2 JPS5953634 B2 JP S5953634B2 JP 55097337 A JP55097337 A JP 55097337A JP 9733780 A JP9733780 A JP 9733780A JP S5953634 B2 JPS5953634 B2 JP S5953634B2
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- JP
- Japan
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- address
- identifier
- register
- computer system
- Prior art date
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-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
- G06F12/1027—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB]
- G06F12/1036—Address translation using associative or pseudo-associative address translation means, e.g. translation look-aside buffer [TLB] for multiple virtual address spaces, e.g. segmentation
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- Engineering & Computer Science (AREA)
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- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
Description
【発明の詳細な説明】
本発明は、多重仮想記憶方式の仮想計算機として動作で
きるばかりでなく、多重仮想記憶方式の通常計算機シス
テムとしても動作できる計算磯システムに関するもので
ある。
きるばかりでなく、多重仮想記憶方式の通常計算機シス
テムとしても動作できる計算磯システムに関するもので
ある。
多重仮想記憶方式の計算機システムにおいては、空間識
別子（以下、空間１Ｄ）があり、空間１Ｄの一致がＴＬ
ＢＦＯＵＮＤの１条件となつているが、共通な空間（セ
グメント）の場合には、空間Ｄを無視している。
別子（以下、空間１Ｄ）があり、空間１Ｄの一致がＴＬ
ＢＦＯＵＮＤの１条件となつているが、共通な空間（セ
グメント）の場合には、空間Ｄを無視している。
従来の多重仮想記憶方式の仮想計算機システムにおいて
は変換索引緩衝機構（以二下、ＴＬＢという）のエント
リに論理アドレス、システム絶対アドレス、仮想計算機
識別子（以下、ＶＭ−Ｄという）、空間識別子（以下、
空間ＩＤという）および共通空間であることを示すコモ
ン・セグメント・ビツトを登録して置き、 ンＴＬ
Ｂを検索する際、コモン・セグメント・ビツトが論理「
１」であるエントリに関しては空間１Ｄを強制的に一致
させている。多重仮想記憶方式の仮想計算機システムと
しても動作できる計算機システムを多重仮想記憶方式こ
の通常計算機システムとして動作させる場合には、ＶＭ
−１Ｄフイールドが不要となるので、未使用のＶＭ−Ｄ
フイールドを利用して空間Ｄを拡張する試みがなされて
る。
は変換索引緩衝機構（以二下、ＴＬＢという）のエント
リに論理アドレス、システム絶対アドレス、仮想計算機
識別子（以下、ＶＭ−Ｄという）、空間識別子（以下、
空間ＩＤという）および共通空間であることを示すコモ
ン・セグメント・ビツトを登録して置き、 ンＴＬ
Ｂを検索する際、コモン・セグメント・ビツトが論理「
１」であるエントリに関しては空間１Ｄを強制的に一致
させている。多重仮想記憶方式の仮想計算機システムと
しても動作できる計算機システムを多重仮想記憶方式こ
の通常計算機システムとして動作させる場合には、ＶＭ
−１Ｄフイールドが不要となるので、未使用のＶＭ−Ｄ
フイールドを利用して空間Ｄを拡張する試みがなされて
る。
空間１Ｄのビツト数が大きくなると、多数の仮想空間を
識別することがｊ出来、この結果、ＴＬＢパージの回数
を減少させることが出来る。多重仮想記憶方式の仮想計
算機システム時には、論理アドレス・システム絶対アド
レス、ＶＭ−１Ｄおよび空間１ＤをＴＬＢに書込み、多
重仮想記憶４方式の通常計算機システム時には論理アド
レス、システム絶対アドレスおよび拡張された空間１Ｄ
をＴＬＢに書込むよう計算機システムを構成する場合に
は、共通空間を如何にして表示するかということ、並び
に共通空間であるときに空間１Ｄを如何にして強制一致
させるかということが問題となる。
識別することがｊ出来、この結果、ＴＬＢパージの回数
を減少させることが出来る。多重仮想記憶方式の仮想計
算機システム時には、論理アドレス・システム絶対アド
レス、ＶＭ−１Ｄおよび空間１ＤをＴＬＢに書込み、多
重仮想記憶４方式の通常計算機システム時には論理アド
レス、システム絶対アドレスおよび拡張された空間１Ｄ
をＴＬＢに書込むよう計算機システムを構成する場合に
は、共通空間を如何にして表示するかということ、並び
に共通空間であるときに空間１Ｄを如何にして強制一致
させるかということが問題となる。
本発明は、上記の問題を解決するものであつて、多重仮
想記憶方式の仮想計算機システムとして動作できるばか
りでなく多重仮想記憶方式の通常計算機システムとして
も動作でき、しかも通常計算機システム時には空間１Ｄ
を拡張するように構成された計算機システムにおいて、
共通空間の問題を簡単かつ合理的に解決できるようにし
た計算機システムを提供することを目的としている。
想記憶方式の仮想計算機システムとして動作できるばか
りでなく多重仮想記憶方式の通常計算機システムとして
も動作でき、しかも通常計算機システム時には空間１Ｄ
を拡張するように構成された計算機システムにおいて、
共通空間の問題を簡単かつ合理的に解決できるようにし
た計算機システムを提供することを目的としている。
そしてそのため、本発明の計算機システムは、多重仮想
記憶方式の仮想計算機システムとして動作できるばかり
でなく、多重仮想記憶方式の通常計算機システムとして
も動作できる計算機システムであつて、論理アドレスが
セツトされるアドレス・レジスタと、セグメント・テー
ブル起点アドレスがセツトされる制御レジスタと、仮想
計算機を一意に指示する仮想計算機番号がセツトされる
拡張制御レジスタと、複数個のエントリを有し且つ各エ
ントリが複数のコモン・セグメント・ビツトを格納する
コモン・セグメント・フイールド、多重仮想記憶方式の
仮想計算機システムとして動作しているときにはｍビツ
トの仮想空間識別子が格納され多重仮想記憶方式の通常
計算機システムとして動作しているときには拡張仮想空
間識別子のビツトＯ（先頭のビツト）ないしｖツトｍ−
１のデ・ータが格納されるｍビツトの構成の第１の識別
子フイールド、多重仮想記憶方式の仮想計算機として動
作しているときにはｎビツトの仮想計算機識別子が格納
され多重仮想記憶方式の通常計算機として動作している
ときには拡張仮想空間識別子のビツトｍないしビツトｍ
＋ｎ−１のデータが格納される第２の識別子フイールド
、論理アドレスの一部を格納する論理アドレス・フイー
ルド及びシステム絶対アドレスを格納するシステム絶対
アドレス・フイールドを有するアドレス変換索引緩衝機
構と、計算機システムが多重仮想記憶方式の仮想計算機
システムとして動作しているときには上記制御レジスタ
の内容に基づいてｍビツト構成の仮想空間識別子を生成
すると共に上記拡張制御レジスタの内容に基づいてｎビ
ツト構成の仮想計算機識別子を生成し計算機システムが
多重仮想記憶方式の通常計算機システムとして動作して
いる場合には上記制御レジスタの内容に基づいてｍ＋ｎ
ビツト構成の拡張仮想空間識別子を生成する識別子生成
回路と、該識別子生成回路の生成したｍビツト構成の仮
想空間識別子とｎビツト構成の仮想計算機識別子とを結
合したもの又はｍ＋ｎビツト構成の拡張仮想空間識別子
がセツトされる出力レジスタと、上記アドレス変換索引
緩衝機構から読出されたエントリの内容がセットされる
読出レジスタと、該読出レジスタの第１の識別子フイー
ルドの内容と上記出力レジスタのビツトＯないしビツト
ｍ−１のデータとを比較する第１の比較器と、上記読出
レジスタの第２の識別子フイールドの内容と上記出力レ
ジスタのビツトｍないしビツトｍ＋ｎ−１のデータとを
比較する第２の比較器と、上記読出レジスタの論理アド
レス・フイールドの内容と上記アドレス・レジスタにセ
ツトされているアドレスの一部とを比較する第３の比較
器と、上記読出レジスタの所定のコモン・セグメント・
ビツトが所定の論理値を有している場合には上記第１の
比較器の比較結果に関係なく一致を出力し上記所定のコ
モン・セグメント・ビツトが他の論理値を有している場
合には上記第１の比較器の比較結果をそのまま出力する
第１の強制一致手段と、上記読出レジスタの他の所定の
コモン・セグメント・ビツトが所定の論理値を有してい
る場合には上記第２の比較器の比較結果に関係なく一致
を出力し上記他の所定のコモン・セグメント・ビツトが
他の論理値を有している場合には上記第２の比較器の比
較結果をそのまま出力する第２の強制一致手段と、上記
第１の強制一致手段、第２の強制一致手段及び上記第３
の比較器がすべて一致を出力している場合に論理アドレ
スに対応するシステム絶対アドレスがアドレス変換索引
緩衝機構に存在することを示す信号を出力する手段とを
具備することを特徴とするものである。以下、本発明を
図面を参照しつつ説明する。第１図は仮想計算機システ
ムにおける主記憶の割付けを説明する図、第２図は本発
明によるアドレス変換機構の１例を示す図、第３図は識
別子生成回路の１例のプロツク図、第４図はコモン・セ
グメント・ビツトによる空間１Ｄの強制一致を説明する
図である。
記憶方式の仮想計算機システムとして動作できるばかり
でなく、多重仮想記憶方式の通常計算機システムとして
も動作できる計算機システムであつて、論理アドレスが
セツトされるアドレス・レジスタと、セグメント・テー
ブル起点アドレスがセツトされる制御レジスタと、仮想
計算機を一意に指示する仮想計算機番号がセツトされる
拡張制御レジスタと、複数個のエントリを有し且つ各エ
ントリが複数のコモン・セグメント・ビツトを格納する
コモン・セグメント・フイールド、多重仮想記憶方式の
仮想計算機システムとして動作しているときにはｍビツ
トの仮想空間識別子が格納され多重仮想記憶方式の通常
計算機システムとして動作しているときには拡張仮想空
間識別子のビツトＯ（先頭のビツト）ないしｖツトｍ−
１のデ・ータが格納されるｍビツトの構成の第１の識別
子フイールド、多重仮想記憶方式の仮想計算機として動
作しているときにはｎビツトの仮想計算機識別子が格納
され多重仮想記憶方式の通常計算機として動作している
ときには拡張仮想空間識別子のビツトｍないしビツトｍ
＋ｎ−１のデータが格納される第２の識別子フイールド
、論理アドレスの一部を格納する論理アドレス・フイー
ルド及びシステム絶対アドレスを格納するシステム絶対
アドレス・フイールドを有するアドレス変換索引緩衝機
構と、計算機システムが多重仮想記憶方式の仮想計算機
システムとして動作しているときには上記制御レジスタ
の内容に基づいてｍビツト構成の仮想空間識別子を生成
すると共に上記拡張制御レジスタの内容に基づいてｎビ
ツト構成の仮想計算機識別子を生成し計算機システムが
多重仮想記憶方式の通常計算機システムとして動作して
いる場合には上記制御レジスタの内容に基づいてｍ＋ｎ
ビツト構成の拡張仮想空間識別子を生成する識別子生成
回路と、該識別子生成回路の生成したｍビツト構成の仮
想空間識別子とｎビツト構成の仮想計算機識別子とを結
合したもの又はｍ＋ｎビツト構成の拡張仮想空間識別子
がセツトされる出力レジスタと、上記アドレス変換索引
緩衝機構から読出されたエントリの内容がセットされる
読出レジスタと、該読出レジスタの第１の識別子フイー
ルドの内容と上記出力レジスタのビツトＯないしビツト
ｍ−１のデータとを比較する第１の比較器と、上記読出
レジスタの第２の識別子フイールドの内容と上記出力レ
ジスタのビツトｍないしビツトｍ＋ｎ−１のデータとを
比較する第２の比較器と、上記読出レジスタの論理アド
レス・フイールドの内容と上記アドレス・レジスタにセ
ツトされているアドレスの一部とを比較する第３の比較
器と、上記読出レジスタの所定のコモン・セグメント・
ビツトが所定の論理値を有している場合には上記第１の
比較器の比較結果に関係なく一致を出力し上記所定のコ
モン・セグメント・ビツトが他の論理値を有している場
合には上記第１の比較器の比較結果をそのまま出力する
第１の強制一致手段と、上記読出レジスタの他の所定の
コモン・セグメント・ビツトが所定の論理値を有してい
る場合には上記第２の比較器の比較結果に関係なく一致
を出力し上記他の所定のコモン・セグメント・ビツトが
他の論理値を有している場合には上記第２の比較器の比
較結果をそのまま出力する第２の強制一致手段と、上記
第１の強制一致手段、第２の強制一致手段及び上記第３
の比較器がすべて一致を出力している場合に論理アドレ
スに対応するシステム絶対アドレスがアドレス変換索引
緩衝機構に存在することを示す信号を出力する手段とを
具備することを特徴とするものである。以下、本発明を
図面を参照しつつ説明する。第１図は仮想計算機システ
ムにおける主記憶の割付けを説明する図、第２図は本発
明によるアドレス変換機構の１例を示す図、第３図は識
別子生成回路の１例のプロツク図、第４図はコモン・セ
グメント・ビツトによる空間１Ｄの強制一致を説明する
図である。
第１図に示すように仮想計算機ＶＭ＃１，ＶＭ＃２，・
・・ＶＭ＃ｌのそれぞれに対してＶＭ＃１リージヨン、
ＶＭ＃２リージヨン、・・・ＶＭ＃ｉリージヨンが与え
られている。
・・ＶＭ＃ｌのそれぞれに対してＶＭ＃１リージヨン、
ＶＭ＃２リージヨン、・・・ＶＭ＃ｉリージヨンが与え
られている。
ＶＭＭＩＪ−ジヨンは、仮想計算機モニタに割当てられ
たものである。ＶＭＭリージヨンはＶＭＭプレフイクス
領域とＭＭプログラム領域とに分割されている。ＶＭ＃
ｉリージヨンもＶＭ＃ｉプレフイクス領域とＶＭ＃ｌプ
ログラム領域とに分割されている。
たものである。ＶＭＭリージヨンはＶＭＭプレフイクス
領域とＭＭプログラム領域とに分割されている。ＶＭ＃
ｉリージヨンもＶＭ＃ｉプレフイクス領域とＶＭ＃ｌプ
ログラム領域とに分割されている。
システム絶対アドレスとは、ホストマシンを管理するプ
ログラム（ＶＭＭプログラム）の用いるアドレスであり
、ホスト・マシンの持つ主記憶の全領域（ＶＭプログラ
ム領域、ＶＭプレフイクス領域も自まれる）をアクセス
することが可能である。リージヨン絶対アドレスとは、
仮想計算機に対して与えられたリージヨンをスタート・
アドレスを１０１１として、システム絶対アドレスの増
加の方向に対して連続的にアドレスづけし、割当て最大
のシステム絶対アドレスに対するリージヨン絶対アドレ
スをエンド・アドレスとするようにアドレスづけしたも
のであり、ＶＭプログラムが認識できるアドレスとして
も最もレベルの低いものである。仮想計算機ＶＭ＃ｉに
割当てられたＶＭ＃１リージヨンの先頭アドレスはリー
ジヨン・ベース、アドレス・レジスタＲＢＡにセツトさ
れており、その最終アドレスはリージヨン・リミツト・
アドレス・レジスタＲＣＡにセツトされている。第２図
において、１はＴＬＢ、２はアドレス・レジスタ、３−
１ないし３−３は比較器、４−１と４−２は０Ｒ回路、
５はコモン・セグメント・ビツト作成回路、６はＡＮＤ
回路、７はＤＡＴテーブルによるアドレス変換処理部、
８はプレフイクス処理部、９は加算器、１０はリージヨ
ン・ベース・アドレス・レジスタ、１１は読出レジスタ
、１２は制御レジスタ、１３は拡張制御レジスタ、１４
は識別子生成回路、１５は出力レジスタをそれぞれ示し
ている。また、ＡＵは論理アドレスの上位部分、ＡＭは
中位部分、ＡＬは下位部分、ＳＡＵはシステム絶対アド
レス、ＩＤ−０とＩＤ−１は識別子０Ｓ０と０Ｓ１はコ
モン・セグメント・ビツトをそれぞれ示している。アド
レス部分ＡＬはページ内アドレスであり、システム絶対
アドレスはページに対するものである。計算機システム
が多重仮想記憶方式の仮想計算機システムとして動作し
ている場合には、ＴＬＢｌのＤ−１フイールドには仮想
計算機を識別するためのＶＭ−Ｄが書込まれ、Ｄ−０フ
イールドには仮想空間を識別するための空間１Ｄが記入
される。
ログラム（ＶＭＭプログラム）の用いるアドレスであり
、ホスト・マシンの持つ主記憶の全領域（ＶＭプログラ
ム領域、ＶＭプレフイクス領域も自まれる）をアクセス
することが可能である。リージヨン絶対アドレスとは、
仮想計算機に対して与えられたリージヨンをスタート・
アドレスを１０１１として、システム絶対アドレスの増
加の方向に対して連続的にアドレスづけし、割当て最大
のシステム絶対アドレスに対するリージヨン絶対アドレ
スをエンド・アドレスとするようにアドレスづけしたも
のであり、ＶＭプログラムが認識できるアドレスとして
も最もレベルの低いものである。仮想計算機ＶＭ＃ｉに
割当てられたＶＭ＃１リージヨンの先頭アドレスはリー
ジヨン・ベース、アドレス・レジスタＲＢＡにセツトさ
れており、その最終アドレスはリージヨン・リミツト・
アドレス・レジスタＲＣＡにセツトされている。第２図
において、１はＴＬＢ、２はアドレス・レジスタ、３−
１ないし３−３は比較器、４−１と４−２は０Ｒ回路、
５はコモン・セグメント・ビツト作成回路、６はＡＮＤ
回路、７はＤＡＴテーブルによるアドレス変換処理部、
８はプレフイクス処理部、９は加算器、１０はリージヨ
ン・ベース・アドレス・レジスタ、１１は読出レジスタ
、１２は制御レジスタ、１３は拡張制御レジスタ、１４
は識別子生成回路、１５は出力レジスタをそれぞれ示し
ている。また、ＡＵは論理アドレスの上位部分、ＡＭは
中位部分、ＡＬは下位部分、ＳＡＵはシステム絶対アド
レス、ＩＤ−０とＩＤ−１は識別子０Ｓ０と０Ｓ１はコ
モン・セグメント・ビツトをそれぞれ示している。アド
レス部分ＡＬはページ内アドレスであり、システム絶対
アドレスはページに対するものである。計算機システム
が多重仮想記憶方式の仮想計算機システムとして動作し
ている場合には、ＴＬＢｌのＤ−１フイールドには仮想
計算機を識別するためのＶＭ−Ｄが書込まれ、Ｄ−０フ
イールドには仮想空間を識別するための空間１Ｄが記入
される。
制御レジスタ１２は、セグメント・テーブル起点アドレ
ス・レジスタである。拡張制御レジスタ１３には仮想計
算機を一意に指示する仮想計算機番号が格納される。識
別子生成回路１４は、第３図に示すような構成を有して
いる。第３図において、１６はＳＴＯスタツク、１７は
ハツシユ回路、１８と１９は比較回路、２０はＡＮＤ回
路をそれぞれ示している。多重仮想記憶方式の仮想計算
機システムとして動作している場合にはＤ−０が空間１
Ｄとなり、ＩＤ−１はＶＭ−１Ｄとなるが、Ｍ−１Ｄは
拡張制御レジスタ１３の内容をハツシユすることにより
生成され、空間ＩＤは制御レジスタ１２の内容をハツシ
ユすることにより生成される。ハツシユ回路１７は、上
記の八ツシユ処理を行うものであり、ハツシユ回路１７
の出力は出力レジスタ１５にセツトされる。また、ハツ
シユ回路１７の出力は、ＳＴＯスタツク１６のエントリ
・アドレスを指示する。ＳＴＯスタツク１６のエントリ
には、制御レジスタ１２の内容および拡張制御レジスタ
１３の内容が書込まれる。制御レジスタ１２および拡張
制御レジスタ１３の内容が変更されたとき、ＳＴＯスタ
ツク１６の内容が読出され、制御レジスタ１２および拡
張制御レジスタ１３の内容と一致するものが存在しない
場合には、ＴＬＢパージ指令をＴＬＢｌに対して送出す
る。ＤＡＴテーブルによるアドレス変換処理部７は、Ｔ
ＬＢがＮＯＴＦＯＵＮＤの場合にセグメント・テーブル
およびページ・テーブルなどを用いて論理アドレスを実
アドレスに変換するものであり、プレフイクス処理部８
は実アドレスを処理してリージヨン絶対アドレスを生成
するものである。加算器９は、リージヨス絶対アドレス
にＲＢＡレジスタ１０の内容を加算してシステム絶対ア
ドレスを生成するものである。コモン・セグメント・ビ
ツト作成回路５は、仮想計算機システムとして動作して
いる場合にアドレス変換処理部７で使用されるセグメン
ト・テーブルに共通領域であることを示すフラグが付加
されていると、論理「１」のコモン・セグメント・ビツ
トＣＳＯと論理［０」のコモン・セグメント・ビツトＣ
Ｓｌを出力する。また、セグメント・テーブルに共通領
域であることを示すフラグが付加されていないときは、
仮想計算機システム時か通常計算機システム時かに関係
なく、論理「Ｏ」のコモン・セグメント・ビツトＣＳＯ
と論理［０」のコモン・セグメント・ビツトＣＳｌを出
力する。コモン・セグメント・ビツト作成回路５は、通
常計算機システムとして動作している場合に、アドレス
変換処理部７で使用されるセグメント・テーブルに共通
領域表示がなされていると、論理「１」のコモン・セグ
メント・ビツトＣＳＯと論理「１」のコモン・セグメン
ト・ビツトＣＳｌを出力する。計算機システムが通常計
算機システムとして動作している場合には、ＴＬＢｌの
ＩＤ−０フイールドおよびＩＤ−１フイールドは、空間
１Ｄに対して割当てられる。いま、Ｄ−０フイールドが
ｍビツト構成であり、Ｄ−１フイールドがｎビツト構成
であるとすると、通常計算機システム時には、第３図の
ハツシユ回路１７のハツシユ・アルゴリズムを変更し、
制御レジスタ１２の内容に基づき２ｍ＋ｎ通りのパター
ンを取り得るｍ＋ｎビツトの空間１Ｄを生成する。ＴＬ
Ｂｌを検索する場合、アドレス部分ＡＭに対応するエン
トリの内容が読出レジスタ１１に読出される。
ス・レジスタである。拡張制御レジスタ１３には仮想計
算機を一意に指示する仮想計算機番号が格納される。識
別子生成回路１４は、第３図に示すような構成を有して
いる。第３図において、１６はＳＴＯスタツク、１７は
ハツシユ回路、１８と１９は比較回路、２０はＡＮＤ回
路をそれぞれ示している。多重仮想記憶方式の仮想計算
機システムとして動作している場合にはＤ−０が空間１
Ｄとなり、ＩＤ−１はＶＭ−１Ｄとなるが、Ｍ−１Ｄは
拡張制御レジスタ１３の内容をハツシユすることにより
生成され、空間ＩＤは制御レジスタ１２の内容をハツシ
ユすることにより生成される。ハツシユ回路１７は、上
記の八ツシユ処理を行うものであり、ハツシユ回路１７
の出力は出力レジスタ１５にセツトされる。また、ハツ
シユ回路１７の出力は、ＳＴＯスタツク１６のエントリ
・アドレスを指示する。ＳＴＯスタツク１６のエントリ
には、制御レジスタ１２の内容および拡張制御レジスタ
１３の内容が書込まれる。制御レジスタ１２および拡張
制御レジスタ１３の内容が変更されたとき、ＳＴＯスタ
ツク１６の内容が読出され、制御レジスタ１２および拡
張制御レジスタ１３の内容と一致するものが存在しない
場合には、ＴＬＢパージ指令をＴＬＢｌに対して送出す
る。ＤＡＴテーブルによるアドレス変換処理部７は、Ｔ
ＬＢがＮＯＴＦＯＵＮＤの場合にセグメント・テーブル
およびページ・テーブルなどを用いて論理アドレスを実
アドレスに変換するものであり、プレフイクス処理部８
は実アドレスを処理してリージヨン絶対アドレスを生成
するものである。加算器９は、リージヨス絶対アドレス
にＲＢＡレジスタ１０の内容を加算してシステム絶対ア
ドレスを生成するものである。コモン・セグメント・ビ
ツト作成回路５は、仮想計算機システムとして動作して
いる場合にアドレス変換処理部７で使用されるセグメン
ト・テーブルに共通領域であることを示すフラグが付加
されていると、論理「１」のコモン・セグメント・ビツ
トＣＳＯと論理［０」のコモン・セグメント・ビツトＣ
Ｓｌを出力する。また、セグメント・テーブルに共通領
域であることを示すフラグが付加されていないときは、
仮想計算機システム時か通常計算機システム時かに関係
なく、論理「Ｏ」のコモン・セグメント・ビツトＣＳＯ
と論理［０」のコモン・セグメント・ビツトＣＳｌを出
力する。コモン・セグメント・ビツト作成回路５は、通
常計算機システムとして動作している場合に、アドレス
変換処理部７で使用されるセグメント・テーブルに共通
領域表示がなされていると、論理「１」のコモン・セグ
メント・ビツトＣＳＯと論理「１」のコモン・セグメン
ト・ビツトＣＳｌを出力する。計算機システムが通常計
算機システムとして動作している場合には、ＴＬＢｌの
ＩＤ−０フイールドおよびＩＤ−１フイールドは、空間
１Ｄに対して割当てられる。いま、Ｄ−０フイールドが
ｍビツト構成であり、Ｄ−１フイールドがｎビツト構成
であるとすると、通常計算機システム時には、第３図の
ハツシユ回路１７のハツシユ・アルゴリズムを変更し、
制御レジスタ１２の内容に基づき２ｍ＋ｎ通りのパター
ンを取り得るｍ＋ｎビツトの空間１Ｄを生成する。ＴＬ
Ｂｌを検索する場合、アドレス部分ＡＭに対応するエン
トリの内容が読出レジスタ１１に読出される。
コモン・セグメント・ビツトＣ＄０とＣＳｌが共に論理
［０」の場合には、ＩＤ−０の一致およびＩＤ−１の一
致がＴＬＢＦＯＵＮＤ条件となる。コモン・セグメント
・ビツトＣＳＯが論理「１」であり且つＣＳｌが論理［
０］であるときにはＤ−０は強制的に一致とされ、Ｄ−
１の一致がＴＬＢＦＯＵＮＤ条件となる。コモン・セグ
メント・ビツトＣＳＯとＣＳｌが共に論理［１」の場合
には、ＩＤ−０とＩＤ−１は強制的に一致とされる。第
４図はコモン・セグメント・ビツトＣＳＯとＣＳｌによ
る識別子の強制一致を説明するものである。
［０」の場合には、ＩＤ−０の一致およびＩＤ−１の一
致がＴＬＢＦＯＵＮＤ条件となる。コモン・セグメント
・ビツトＣＳＯが論理「１」であり且つＣＳｌが論理［
０］であるときにはＤ−０は強制的に一致とされ、Ｄ−
１の一致がＴＬＢＦＯＵＮＤ条件となる。コモン・セグ
メント・ビツトＣＳＯとＣＳｌが共に論理［１」の場合
には、ＩＤ−０とＩＤ−１は強制的に一致とされる。第
４図はコモン・セグメント・ビツトＣＳＯとＣＳｌによ
る識別子の強制一致を説明するものである。
第４図から判るように、仮想計算機システム時には空間
１ＤとＶＭ−１ＤがＴＬＢｌのエントリに書込まれ、空
間１Ｄはコモン・セグメント・ビツトＣＳＯを論理「１
」とすることにより強制的に一致とされる。通常計算機
システム時にはＴＬＢｌのＭ−１Ｄフイールドには拡張
された空間１Ｄが書込まれる。通常計算機システム時の
空間Ｄは、コモン・セグメント・ビツトＣＳＯとＣＳｌ
の両方を論理「１」とすることにより強制的に一致とさ
れる。仮想計算機システムとして動作している場合、制
御レジスタ１２および拡張制御レジスタ１３が変更され
ると、ＳＴＯスタツク１６から読出されたセグメント・
テーブル起点アドレスと制御レジスタ１２のセグメント
・テーブル起点アドレスとを比較すると共に、読出され
た仮想計算機番号と拡張制御レジスタ１３の仮想計算機
番号を比較する。
１ＤとＶＭ−１ＤがＴＬＢｌのエントリに書込まれ、空
間１Ｄはコモン・セグメント・ビツトＣＳＯを論理「１
」とすることにより強制的に一致とされる。通常計算機
システム時にはＴＬＢｌのＭ−１Ｄフイールドには拡張
された空間１Ｄが書込まれる。通常計算機システム時の
空間Ｄは、コモン・セグメント・ビツトＣＳＯとＣＳｌ
の両方を論理「１」とすることにより強制的に一致とさ
れる。仮想計算機システムとして動作している場合、制
御レジスタ１２および拡張制御レジスタ１３が変更され
ると、ＳＴＯスタツク１６から読出されたセグメント・
テーブル起点アドレスと制御レジスタ１２のセグメント
・テーブル起点アドレスとを比較すると共に、読出され
た仮想計算機番号と拡張制御レジスタ１３の仮想計算機
番号を比較する。
セグメント・テーブル起点アドレスの不一致または仮想
計算機番号の不一致が検出されたときには、ＴＬＢパー
ジ指令、並びに空間１ＤとＭ−１ＤがＴＬＢｌに送出さ
れる。ＴＬＢｌはＴＬＢパージ指令を受取ると、同一の
空間１ＤおよびＶＭ−Ｄをもつエントリをパージするが
、セグメントテーブル起点アドレスのみが不一致の場合
には、コモン・セグメント・ビツトＣＳＯが論理「１」
のエントリをパージ対象から除外する。以上の説明から
明らかなように、本発明によれば、通常計算機システム
時においては未使用のＭ−１Ｄを利用して空間Ｄを拡張
するように構成された計算機において、共通空間の問題
を簡単かつ合理的に解決することが出来る。
計算機番号の不一致が検出されたときには、ＴＬＢパー
ジ指令、並びに空間１ＤとＭ−１ＤがＴＬＢｌに送出さ
れる。ＴＬＢｌはＴＬＢパージ指令を受取ると、同一の
空間１ＤおよびＶＭ−Ｄをもつエントリをパージするが
、セグメントテーブル起点アドレスのみが不一致の場合
には、コモン・セグメント・ビツトＣＳＯが論理「１」
のエントリをパージ対象から除外する。以上の説明から
明らかなように、本発明によれば、通常計算機システム
時においては未使用のＭ−１Ｄを利用して空間Ｄを拡張
するように構成された計算機において、共通空間の問題
を簡単かつ合理的に解決することが出来る。
第１図は仮想計算機システムにおける主記憶の割付けを
説明する図、第２図は本発明によるアドレス変換機構の
１例を示す図、第３図は識別子生成回路の１例のプロツ
ク図、第４図はコモン・セグメント・ビツトによる空間
１Ｄの強制一致を説明する図である。 １・・・・・・ＴＬＢ、２・・・・・・アドレス・レジ
スタ、３−１ないし３−３・・・・・・比較器、４−１
と４−２・・・・・・０Ｒ回路、５・・・・・・コモン
・セグメント・ビツト作成回路、６・・・・・・ＡＮＤ
回路、７・・・・・・ＤＡＴテーブルによるアドレス交
換処理部、８・・・・・・プレフイクス処理部、９・・
・・・・加算機、１０・・・・・・リージヨン・ベース
●アドレス●レジスタ、１１・・・・・・読出レジスタ
、１２・・・・・・制御レジスタ、１３・・・・・・拡
張制御レジスタ、１４・・・・・・識別子生成回路、１
５・・・・・・出力レジスタ。
説明する図、第２図は本発明によるアドレス変換機構の
１例を示す図、第３図は識別子生成回路の１例のプロツ
ク図、第４図はコモン・セグメント・ビツトによる空間
１Ｄの強制一致を説明する図である。 １・・・・・・ＴＬＢ、２・・・・・・アドレス・レジ
スタ、３−１ないし３−３・・・・・・比較器、４−１
と４−２・・・・・・０Ｒ回路、５・・・・・・コモン
・セグメント・ビツト作成回路、６・・・・・・ＡＮＤ
回路、７・・・・・・ＤＡＴテーブルによるアドレス交
換処理部、８・・・・・・プレフイクス処理部、９・・
・・・・加算機、１０・・・・・・リージヨン・ベース
●アドレス●レジスタ、１１・・・・・・読出レジスタ
、１２・・・・・・制御レジスタ、１３・・・・・・拡
張制御レジスタ、１４・・・・・・識別子生成回路、１
５・・・・・・出力レジスタ。
Claims (1)
- １ 多重仮想記憶方式の仮想計算機システムとして動作
できるばかりでなく、多重仮想記憶方式の通常計算機シ
ステムとしても動作できる計算機システムであつて、論
理アドレスがセットされるアドレス・レジスタと、セグ
メント・テーブル起点アドレスがセットされる制御レジ
スタと、仮想計算機を一意に指示する仮想計算機番号が
セットされる拡張制御レジスタと、複数個のエントリを
有し且つ各エントリが複数のコモン・セグメント・ビッ
トを格納するコモン・セグメント・フィールド多重仮想
記憶方式の仮想計算機システムとして動作しているとき
にはｍビットの仮想空間識別子が格納され多重仮想記憶
方式の通常計算機システムとして動作しているときには
拡張仮想空間識別子のビット０ないしビットｍ−１のデ
ータが格納されるｍビットの構成の第１の識別子フィー
ルド、多重仮想記憶方式の仮想計算機として動作してい
るときにはｎビットの仮想計算機識別子が格納され多重
仮想記憶方式の通常計算機として動作しているときには
拡張仮想空間識別子のビットｍないしビットｍ＋ｎ−１
のデータが格納される第２の識別子フィールド、論理ア
ドレスの一部を格納する論理アドレス・フィールド及び
システム絶対アドレスを格納するシステム絶対アドレス
・フィールドを有するアドレス変換索引緩衝機構と、計
算機システムが多重仮想記憶方式の仮想計算機システム
として動作しているときには上記制御レジスタの内容に
基づいてｍビット構成の仮想空間識別子を生成すると共
に上記拡張制御レジスタの内容に基づいてｎビット構成
の仮想計算機識別子を生成し計算機システムが多重仮想
記憶方式の通常計算機システムとして動作している場合
には上記制御レジスタの内容に基づいてｍ＋ｎビット構
成の拡張仮想空間識別子を生成する識別子生成回路と該
識別子生成回路の生成したｍビット構成の仮想空間識別
子とｎビット構成の仮想計算機識別子とを結合したもの
又はｍ＋ｎビット構成の拡張仮想空間識別子がセットさ
れる出力レジスタと、上記アドレス変換索引緩衝機構か
ら読出されたエントリの内容がセットされる読出レジス
タと、該読出レジスタの第１の識別子フィールドの内容
と上記出力レジスタのビット０ないしビットｍ−１のデ
ータとを比較する第１の比較器と、上記読出レジスタの
第２の識別子フィールドの内容と上記出力レジスタのビ
ットｍないしビットｍ＋ｎ−１のデータとを比較する第
２の比較器と、上記読出レジスタの論理アドレス・フィ
ールドの内容と上記アドレス・レジスタにセットされて
いるアドレスの一部とを比較する第３の比較器と、上記
読出レジスタの所定のコモン・セグメント・ビットが所
定の論理値を有している場合には上記第１の比較器の比
較結果に関係なく一致を出力し上記所定のコモン・セグ
メント・ビットが他の論理値を有している場合には上記
第１の比較器の比較結果をそのまま出力する第１の強制
一致手段と、上記読出レジスタの他の所定のコモン・セ
グメント・ビットが所定の論理値を有している場合には
上記第２の比較器の比較結果に関係なく一致を出力し上
記他の所定のコモン・セグメント・ビットが他の論理値
を有している場合には上記第２の比較器の比較結果をそ
のまま出力する第２の強制一致手段と、上記第１の強制
一致手段、第２の強制一致手段及び上記第３の比較器が
すべて一致を出力している場合に論理アドレスに対応す
るシステム絶対アドレスがアドレス変換索引緩衝機構に
存在することを示す信号を出力する手段とを具備するこ
とを特徴とする計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55097337A JPS5953634B2 (ja) | 1980-07-15 | 1980-07-15 | 計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55097337A JPS5953634B2 (ja) | 1980-07-15 | 1980-07-15 | 計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5724082A JPS5724082A (en) | 1982-02-08 |
| JPS5953634B2 true JPS5953634B2 (ja) | 1984-12-26 |
Family
ID=14189664
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55097337A Expired JPS5953634B2 (ja) | 1980-07-15 | 1980-07-15 | 計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953634B2 (ja) |
Families Citing this family (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59119110U (ja) * | 1983-01-28 | 1984-08-11 | ヤンマー農機株式会社 | 移植機 |
| JPS60142451A (ja) * | 1983-12-29 | 1985-07-27 | Fujitsu Ltd | アドレス変換制御方式 |
| JPH0324003Y2 (ja) * | 1984-12-20 | 1991-05-24 | ||
| JPS6336704A (ja) * | 1986-07-30 | 1988-02-17 | 安久津 義人 | カルチベ−タ−の自動畦合せ方法 |
| JPS63126406A (ja) * | 1986-11-17 | 1988-05-30 | 日農機製工株式会社 | ビ−ト等の移植機の自動畦巾合せ方法 |
| JPH01255945A (ja) * | 1988-04-06 | 1989-10-12 | Hitachi Ltd | 仮想計算機におけるアドレス変換装置 |
| JP5091655B2 (ja) * | 2007-12-21 | 2012-12-05 | 株式会社日立製作所 | 計算機仮想化装置、そのプログラム、及びその方法 |
-
1980
- 1980-07-15 JP JP55097337A patent/JPS5953634B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5724082A (en) | 1982-02-08 |
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