JPS5953633B2 - 計算機システム - Google Patents
計算機システムInfo
- Publication number
- JPS5953633B2 JPS5953633B2 JP55095236A JP9523680A JPS5953633B2 JP S5953633 B2 JPS5953633 B2 JP S5953633B2 JP 55095236 A JP55095236 A JP 55095236A JP 9523680 A JP9523680 A JP 9523680A JP S5953633 B2 JPS5953633 B2 JP S5953633B2
- Authority
- JP
- Japan
- Prior art keywords
- identifier
- address
- computer system
- bit
- field
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired
Links
Classifications
-
- G—PHYSICS
- G06—COMPUTING OR CALCULATING; COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F12/00—Accessing, addressing or allocating within memory systems or architectures
- G06F12/02—Addressing or allocation; Relocation
- G06F12/08—Addressing or allocation; Relocation in hierarchically structured memory systems, e.g. virtual memory systems
- G06F12/10—Address translation
Landscapes
- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
- Memory System Of A Hierarchy Structure (AREA)
- Semiconductor Integrated Circuits (AREA)
Description
【発明の詳細な説明】
本発明は、多重仮想記憶方式の仮想計算機システム・モ
ードまたは多重仮想記憶方式の通常計算機システム・モ
ードのいずれのモードでも動作し得る計算機システムに
おいて、多重仮想記憶方式の通常計算機システム・モー
ドの場合には空間識別子のビット数を増加し、これによ
り変換索引緩衝機構（以下、ＴＬＢという）をパージす
る回数を減少できるようにした計算機システムに関する
ものである。
ードまたは多重仮想記憶方式の通常計算機システム・モ
ードのいずれのモードでも動作し得る計算機システムに
おいて、多重仮想記憶方式の通常計算機システム・モー
ドの場合には空間識別子のビット数を増加し、これによ
り変換索引緩衝機構（以下、ＴＬＢという）をパージす
る回数を減少できるようにした計算機システムに関する
ものである。
多重仮想記憶方式を採用した仮想計算機システムのＴＬ
Ｂの各エントリには、仮想計算機識別子（以下、ＶＭ−
ＩＤという）、空間識別子（以下、空間ＩＤという）、
論理アドレスおよびシステム絶対アドレスが記入されて
いる。
Ｂの各エントリには、仮想計算機識別子（以下、ＶＭ−
ＩＤという）、空間識別子（以下、空間ＩＤという）、
論理アドレスおよびシステム絶対アドレスが記入されて
いる。
ＶＭ−ＩＤはその論理アドレスが何れの仮想計算機のも
のであるかを識別するものであり、空間［Ｄは何れの仮
想空間のものであるかを識別するためのものである。な
お、ＴＬＢの論理アドレスおよびシステム絶対アドレス
はページに対するものである。仮想計算機が論理アドレ
スで以てメモリ・アクセスを行う場合、ＴＬＢが索引さ
れ、該当するエントリが存在する場合には、このエント
リのシステム絶対アドレスを用いて主メモリがアクセス
される。多重仮想記憶方式の仮想計算機システムで動作
できる計算機システムを多重仮想記憶方式の通常計算機
システム（仮想計算機システムでないシステム）で動作
させることも行われているが、このような場合、従来方
式ではＴＬＢ（７１）ＶＭ−ＩＤフィールドを無効とし
ている。ところで、ＴＬＢエントリの空間ＩＤのビット
数が小さく、指定できる仮想空間の数が少ないと、ＴＬ
Ｂを′々−ジする回数が多くなるので、空間ＩＤのビッ
ト数を多くする方が望ましい。
のであるかを識別するものであり、空間［Ｄは何れの仮
想空間のものであるかを識別するためのものである。な
お、ＴＬＢの論理アドレスおよびシステム絶対アドレス
はページに対するものである。仮想計算機が論理アドレ
スで以てメモリ・アクセスを行う場合、ＴＬＢが索引さ
れ、該当するエントリが存在する場合には、このエント
リのシステム絶対アドレスを用いて主メモリがアクセス
される。多重仮想記憶方式の仮想計算機システムで動作
できる計算機システムを多重仮想記憶方式の通常計算機
システム（仮想計算機システムでないシステム）で動作
させることも行われているが、このような場合、従来方
式ではＴＬＢ（７１）ＶＭ−ＩＤフィールドを無効とし
ている。ところで、ＴＬＢエントリの空間ＩＤのビット
数が小さく、指定できる仮想空間の数が少ないと、ＴＬ
Ｂを′々−ジする回数が多くなるので、空間ＩＤのビッ
ト数を多くする方が望ましい。
本発明は、上記の考察に基づくものであつて、多重仮想
記憶方式の仮想計算機システム・モード又は多重仮想記
憶方式の通常計算機システム・モードのいずれのモード
でも動作し得る計算機システムにおいて、多重仮想記憶
方式の通常計算機システムとして動作する場合における
ＴＬＢパージの回数を従来方式より減少できるようにし
た計算機システムを提供することを目的としている。
記憶方式の仮想計算機システム・モード又は多重仮想記
憶方式の通常計算機システム・モードのいずれのモード
でも動作し得る計算機システムにおいて、多重仮想記憶
方式の通常計算機システムとして動作する場合における
ＴＬＢパージの回数を従来方式より減少できるようにし
た計算機システムを提供することを目的としている。
そしてそのため、本発明の計算機システムは、ｍビツト
の第１の識別子フイールドとｎビツトの第２の識別子フ
イールドと論理アドレス・フイールドとシステム絶対ア
ドレス・フイールドとを持つ複数のエントリを有するア
ドレス変換索引緩衝機構、並びに識別子生成回路を備え
、多重仮想記憶方式の仮想計算機システム時には、上記
空間識別子生成回路が仮想計算機を識別するためのｍビ
ツトの仮想計算機識別子を生成すると共にセグメント・
テーブル起点アドレスに基づいてｎビツトの空間識別子
を生成し、ｍビツトの仮想計算機識別子を上記第１の識
別子フイールドに書込み、ｎビツトの空間識別子を上記
第２の識別子フイールドに書込み得るように構成された
計算機システムにおいて、多重仮想記憶方式の通常計算
機システム時には、上記空間識別子生成回路がセグメン
ト・テーブル起点アドレスに基づいてｍ＋ｎビツトの空
間識別子を生成し、且つｍ＋ｎビツトの空間識別子のｍ
ビツトの部分を上記第１の識別子フイールドに書込み、
残りのｎビツトの部分を上記第２の識別子フイールドに
書込み得るように構成したことを特徴とするものである
。以下、本発明を図面を参照しつつ説明する。第１図は
仮想計算機システムにおける主記憶の割付けを説明する
図、第２図は本発明によるアドレス変換機構の１例を示
す図、第３図は識別子生成回路の１例のプロツク図、第
４図は通常計算機システム時における空間１Ｄの拡張を
説明する図である。
の第１の識別子フイールドとｎビツトの第２の識別子フ
イールドと論理アドレス・フイールドとシステム絶対ア
ドレス・フイールドとを持つ複数のエントリを有するア
ドレス変換索引緩衝機構、並びに識別子生成回路を備え
、多重仮想記憶方式の仮想計算機システム時には、上記
空間識別子生成回路が仮想計算機を識別するためのｍビ
ツトの仮想計算機識別子を生成すると共にセグメント・
テーブル起点アドレスに基づいてｎビツトの空間識別子
を生成し、ｍビツトの仮想計算機識別子を上記第１の識
別子フイールドに書込み、ｎビツトの空間識別子を上記
第２の識別子フイールドに書込み得るように構成された
計算機システムにおいて、多重仮想記憶方式の通常計算
機システム時には、上記空間識別子生成回路がセグメン
ト・テーブル起点アドレスに基づいてｍ＋ｎビツトの空
間識別子を生成し、且つｍ＋ｎビツトの空間識別子のｍ
ビツトの部分を上記第１の識別子フイールドに書込み、
残りのｎビツトの部分を上記第２の識別子フイールドに
書込み得るように構成したことを特徴とするものである
。以下、本発明を図面を参照しつつ説明する。第１図は
仮想計算機システムにおける主記憶の割付けを説明する
図、第２図は本発明によるアドレス変換機構の１例を示
す図、第３図は識別子生成回路の１例のプロツク図、第
４図は通常計算機システム時における空間１Ｄの拡張を
説明する図である。
第１図に示すように仮想計算機Ｍ＃１，
ＶＭ＃２，・・・ＶＭ＃１のそれぞれに対してＶＭ＃１
リージヨン、ＶＭ＃２リージヨン、・・・ＶＭ＃ｉリー
ジヨンが与えられている。
リージヨン、ＶＭ＃２リージヨン、・・・ＶＭ＃ｉリー
ジヨンが与えられている。
ＶＭＭリージヨンは、仮想計算機モニタに割当てられた
ものである。ＶＭＭリージヨンはＶＭＭプレフイクス領
域とＶＭＭプログラム領域とに分割されている。ＶＭ＃
ｉリージヨンもＭ＃ｉプレイフィクズ領域とＭ＃ｉプロ
グラム領域とに分割されている。システム絶対アドレス
とは、ホストマシンを管理するプログラム（ＶＭＭプロ
グラム）の用いるアドレスであり、ホスト・マシンの持
つ主記憶の全領域（ＶＭプログラム領域、ＶＭプレイフ
ィクズ領域も台まれる）をアクセスすることが可能であ
る。リージヨン絶対アドレスとは、仮想計算機に対して
与えられたリージヨンをスタート・アドレスを１０１と
して、システム絶対アドレスの増加の方向に対して連続
的にアドレスづけし、割当て最大のシステム絶対アドレ
スに対するリージヨン絶対アドレスをエンド・アドレス
とするようにアドレスづけしたものであり、Ｍプログラ
ムが認識できるアドレスとしても最もレベルの低いもの
である。仮想計算機Ｍ＃ｉに割当てられたＶＭ＃ｉリー
ジヨンの先頭アドレスはリージヨン・ベース・アドレス
・レジスタＲＢＡにセツトされており、その最終アドレ
スはリージヨン・リミツト・アドレス・レジスタＲＬＡ
にセツトされている。第２図は論理アドレスをシステム
絶対アドレスに変換するアドレス変換機構を示すもので
ある。
ものである。ＶＭＭリージヨンはＶＭＭプレフイクス領
域とＶＭＭプログラム領域とに分割されている。ＶＭ＃
ｉリージヨンもＭ＃ｉプレイフィクズ領域とＭ＃ｉプロ
グラム領域とに分割されている。システム絶対アドレス
とは、ホストマシンを管理するプログラム（ＶＭＭプロ
グラム）の用いるアドレスであり、ホスト・マシンの持
つ主記憶の全領域（ＶＭプログラム領域、ＶＭプレイフ
ィクズ領域も台まれる）をアクセスすることが可能であ
る。リージヨン絶対アドレスとは、仮想計算機に対して
与えられたリージヨンをスタート・アドレスを１０１と
して、システム絶対アドレスの増加の方向に対して連続
的にアドレスづけし、割当て最大のシステム絶対アドレ
スに対するリージヨン絶対アドレスをエンド・アドレス
とするようにアドレスづけしたものであり、Ｍプログラ
ムが認識できるアドレスとしても最もレベルの低いもの
である。仮想計算機Ｍ＃ｉに割当てられたＶＭ＃ｉリー
ジヨンの先頭アドレスはリージヨン・ベース・アドレス
・レジスタＲＢＡにセツトされており、その最終アドレ
スはリージヨン・リミツト・アドレス・レジスタＲＬＡ
にセツトされている。第２図は論理アドレスをシステム
絶対アドレスに変換するアドレス変換機構を示すもので
ある。
第２図において、１はＴＬＢｌ２はアドレス・レジスタ
、３ないし５は比較回路、６はＡＮＤ回路、７はＤＡＴ
テーブルによるアドレス変換処理部、８はプレフイクス
処理部、９は加算器、１０はリージヨン・ベース・アド
レス・レジスタ、１１は読出レジスタ、１２は制御レジ
スタ、１３は拡張制御レジスタ、１４は識別子生成回路
、１５は出力レジスタをそれぞれ示している。また、Ａ
Ｕは論理アドレスの上位部分、ＡＭは中位部分、ＡＬは
下位部分、ＳＡＵはシステム絶対アドレス、ＩＤ−０と
ＩＤ−１は識別子をそれぞれ示している。アドレス部分
ＡＬはページ内アドレスであり、システム絶対アドレス
ＳＡＵはページに対するものである。計算機システムが
多重仮想記憶方式の仮想計算機システムとして動作して
いる場合には、ＴＬＢｌのＩＤ−１フイールドには仮想
計算機を識別するためのＶＭ−１Ｄが書込まれ、ＩＤ−
０フイールドには仮想空間を識別するための空間［Ｄが
記入される。
、３ないし５は比較回路、６はＡＮＤ回路、７はＤＡＴ
テーブルによるアドレス変換処理部、８はプレフイクス
処理部、９は加算器、１０はリージヨン・ベース・アド
レス・レジスタ、１１は読出レジスタ、１２は制御レジ
スタ、１３は拡張制御レジスタ、１４は識別子生成回路
、１５は出力レジスタをそれぞれ示している。また、Ａ
Ｕは論理アドレスの上位部分、ＡＭは中位部分、ＡＬは
下位部分、ＳＡＵはシステム絶対アドレス、ＩＤ−０と
ＩＤ−１は識別子をそれぞれ示している。アドレス部分
ＡＬはページ内アドレスであり、システム絶対アドレス
ＳＡＵはページに対するものである。計算機システムが
多重仮想記憶方式の仮想計算機システムとして動作して
いる場合には、ＴＬＢｌのＩＤ−１フイールドには仮想
計算機を識別するためのＶＭ−１Ｄが書込まれ、ＩＤ−
０フイールドには仮想空間を識別するための空間［Ｄが
記入される。
制御レジスタ１２はセグメント・テーブル起点アドレス
・レジスタである。拡張制御レジスタ１３には、仮想計
算機を一意に指示する仮想計算機指示情報が格納される
。識別子生成回路１４は、第３図に示すような構成を有
している。第３図において、１６はＳＴＯスタツク、１
７はハツシユ回路、１８と１９は比較回路、２０はＡＮ
Ｄ回路を示している。多重仮想記憶方式の仮想計算機シ
ステムとして動作している場合、Ｄ−０が空間１Ｄとな
り、ＩＤ−１はＶＭ−ＩＤとなるが、ＶＭ−１Ｄは拡張
制御レジスタ１３の内容をハツシユすることにょり生成
され、空間Ｄは制御レジスタ１２の内容をハツシユする
ことにより生成される。ハツシユ回路１７は、上記のハ
ツシユ処理を行うものであり、ハツシユ回路１７の出力
は出力レジスタ１５にセツトされる。また、ハツシユ回
路１７の出力は、ＳＴＯスタツク１６のエントリ・アド
レスを指示する。ＳＴＯスタツク１６のエントリには、
制御レジスタ１２の内容および拡張制御レジスタ１３の
内容が書込まれる。制御レジスタ１２および拡張制御レ
ジスタ１３の内容が変更された時、ＳＴＯスタツク１６
の内容が読出され、制御レジスタ１２および拡張制御レ
ジスタ１３の内容と一致するものが存在しない場合には
、ＴＬＢパージ指令がＴＬＢｌに対して送出され、出力
レジスタ１５の内容と同一の識別子を持つエントリがパ
ージされる。ＤＴＡテーブルによるアドレス変換処理部
７は、セグメント・テーブルやページ・テーブルを用い
て論理アドレスを実アドレスに変換するものである。ア
ドレス変換処理部７によつて得られた実アドレスをプレ
フイクス処理することにより、り−ジヨン絶対アドレス
が得られ、リージヨン絶対アドレスにＲＢＡレジスタ１
０の内容を加算することによつてシステム絶対アドレス
が得られる。仮想計算機が主記憶を論理アドレスでアク
セスする場合、ＴＬＢｌよりデータが読出される。この
読出されたデータは、比較回路３ないし５によつて対応
するレジスタ２および１５の内容と比較され、一致する
場合にはＴＬＢＦＯＵＮＤとなり、ＴＬＢｌより読出さ
れたシステム絶対アドレスＳＡＵが使用される。ＴＬＢ
ＮＯＴＦＯＵＮＤの場合にはアドレス変換処理部７、プ
レフイクス処理部８および加算器９を用いて論理アドレ
スをシステム絶対アドレスに変換する。計算機システム
が仮想記憶方式の通常の計算機システムとして動作して
いる場合には、ＴＬＢのＩＤ−０フイールドおよびＩＤ
−１フイールドは、空間Ｄに対して割当てられる。
・レジスタである。拡張制御レジスタ１３には、仮想計
算機を一意に指示する仮想計算機指示情報が格納される
。識別子生成回路１４は、第３図に示すような構成を有
している。第３図において、１６はＳＴＯスタツク、１
７はハツシユ回路、１８と１９は比較回路、２０はＡＮ
Ｄ回路を示している。多重仮想記憶方式の仮想計算機シ
ステムとして動作している場合、Ｄ−０が空間１Ｄとな
り、ＩＤ−１はＶＭ−ＩＤとなるが、ＶＭ−１Ｄは拡張
制御レジスタ１３の内容をハツシユすることにょり生成
され、空間Ｄは制御レジスタ１２の内容をハツシユする
ことにより生成される。ハツシユ回路１７は、上記のハ
ツシユ処理を行うものであり、ハツシユ回路１７の出力
は出力レジスタ１５にセツトされる。また、ハツシユ回
路１７の出力は、ＳＴＯスタツク１６のエントリ・アド
レスを指示する。ＳＴＯスタツク１６のエントリには、
制御レジスタ１２の内容および拡張制御レジスタ１３の
内容が書込まれる。制御レジスタ１２および拡張制御レ
ジスタ１３の内容が変更された時、ＳＴＯスタツク１６
の内容が読出され、制御レジスタ１２および拡張制御レ
ジスタ１３の内容と一致するものが存在しない場合には
、ＴＬＢパージ指令がＴＬＢｌに対して送出され、出力
レジスタ１５の内容と同一の識別子を持つエントリがパ
ージされる。ＤＴＡテーブルによるアドレス変換処理部
７は、セグメント・テーブルやページ・テーブルを用い
て論理アドレスを実アドレスに変換するものである。ア
ドレス変換処理部７によつて得られた実アドレスをプレ
フイクス処理することにより、り−ジヨン絶対アドレス
が得られ、リージヨン絶対アドレスにＲＢＡレジスタ１
０の内容を加算することによつてシステム絶対アドレス
が得られる。仮想計算機が主記憶を論理アドレスでアク
セスする場合、ＴＬＢｌよりデータが読出される。この
読出されたデータは、比較回路３ないし５によつて対応
するレジスタ２および１５の内容と比較され、一致する
場合にはＴＬＢＦＯＵＮＤとなり、ＴＬＢｌより読出さ
れたシステム絶対アドレスＳＡＵが使用される。ＴＬＢ
ＮＯＴＦＯＵＮＤの場合にはアドレス変換処理部７、プ
レフイクス処理部８および加算器９を用いて論理アドレ
スをシステム絶対アドレスに変換する。計算機システム
が仮想記憶方式の通常の計算機システムとして動作して
いる場合には、ＴＬＢのＩＤ−０フイールドおよびＩＤ
−１フイールドは、空間Ｄに対して割当てられる。
いまＤ−０フイールドがｍビツト構成であり、Ｄ−１フ
イールドがｎビツト構成であるとすると、多重仮想記憶
方式の通常計算機システム・モードのときには、第３図
のハツシユ回路１７のハツシユ・アルゴリズムを変更し
、制御レジスタ１２の内容に基づき２ｍ＋ｎ通りのパタ
ーンを取り得るｍ＋ｎビツトの空間１Ｄを生成できるよ
うにする。なお、通常計算機システム・モードの場合に
は、拡張制御レジスタ１３は無効化される。第４図は、
多重仮想記憶方式の仮想計算機システム時、および多重
仮想記憶方式の通常計算機システム時におけるＴＬＢの
エントリのＩＤ−０フイールドおよびＩＤ−１フイール
ドの状態を示すものであつて、多重仮想記憶方式の仮想
計算機システム（ＶＭシステム）時においては、Ｄ−１
フイールドにはＶＭ−１Ｄが書込まれる。
イールドがｎビツト構成であるとすると、多重仮想記憶
方式の通常計算機システム・モードのときには、第３図
のハツシユ回路１７のハツシユ・アルゴリズムを変更し
、制御レジスタ１２の内容に基づき２ｍ＋ｎ通りのパタ
ーンを取り得るｍ＋ｎビツトの空間１Ｄを生成できるよ
うにする。なお、通常計算機システム・モードの場合に
は、拡張制御レジスタ１３は無効化される。第４図は、
多重仮想記憶方式の仮想計算機システム時、および多重
仮想記憶方式の通常計算機システム時におけるＴＬＢの
エントリのＩＤ−０フイールドおよびＩＤ−１フイール
ドの状態を示すものであつて、多重仮想記憶方式の仮想
計算機システム（ＶＭシステム）時においては、Ｄ−１
フイールドにはＶＭ−１Ｄが書込まれる。
多重仮想記憶方式の通常計算機システム時においては、
ＩＤ−０フイールドには空間１Ｄの上位部分が書込まれ
、ＩＤ−１フイールドには空間Ｄの下位部分が書込まれ
る。以上の説明から明らかなように、本発明によれば、
多重仮想記憶方式の仮想計算機システム時にはｍビツト
の空間１Ｄを生成し、ｎビツトのＶＭ−１Ｄを生成する
計算機システムにおいて、多重仮想記憶方式の通常計算
システム時には上記のＶＭ−１Ｄが不要になることに着
目し、ＶＭ−１Ｄ・に用いられていたビツトを用いて、
ＴＬＢエントリの空間１Ｄのビツト幅を拡張しているの
で、空間１Ｄで識別できる仮想空間の数を従来方式より
増大させることが可能となり、これにより多重仮想記憶
方式の通常計算機システム時におけるＴＬＢのパージの
回数を減少させることが出来る。
ＩＤ−０フイールドには空間１Ｄの上位部分が書込まれ
、ＩＤ−１フイールドには空間Ｄの下位部分が書込まれ
る。以上の説明から明らかなように、本発明によれば、
多重仮想記憶方式の仮想計算機システム時にはｍビツト
の空間１Ｄを生成し、ｎビツトのＶＭ−１Ｄを生成する
計算機システムにおいて、多重仮想記憶方式の通常計算
システム時には上記のＶＭ−１Ｄが不要になることに着
目し、ＶＭ−１Ｄ・に用いられていたビツトを用いて、
ＴＬＢエントリの空間１Ｄのビツト幅を拡張しているの
で、空間１Ｄで識別できる仮想空間の数を従来方式より
増大させることが可能となり、これにより多重仮想記憶
方式の通常計算機システム時におけるＴＬＢのパージの
回数を減少させることが出来る。
第１図は仮想計算機システムによる主記憶の割付けを説
明する図、第２図は本発明におけるアドレス変換機構の
１例を示す図、第３図は識別子生成回路の１例のプロツ
ク図、第４図は通常計算機システム時における空間１Ｄ
の拡張を説明する図である。 １・・・・・・ＴＬＢｌ２・・・・・・アドレス・レジ
スタ、３ないし５・・・・・・比較回路、６・・・・・
・ＡＮＤ回路、７・・・・・・ＤＴＡテーブレによるア
ドレス変換処理部、８・・・・・・プレフイクス処理部
、９・・・・・・加算器、１０・・・・・・り一ジヨン
・ベース・アドレス・レジスタ、１１・・・・・・読出
しレジスタ、１２・・・・・・制御レジスタ、１３・・
・拡張制御レジスタ、１４・・・・・・識別子生成回路
、５・・・・・・出力レジスタ。
明する図、第２図は本発明におけるアドレス変換機構の
１例を示す図、第３図は識別子生成回路の１例のプロツ
ク図、第４図は通常計算機システム時における空間１Ｄ
の拡張を説明する図である。 １・・・・・・ＴＬＢｌ２・・・・・・アドレス・レジ
スタ、３ないし５・・・・・・比較回路、６・・・・・
・ＡＮＤ回路、７・・・・・・ＤＴＡテーブレによるア
ドレス変換処理部、８・・・・・・プレフイクス処理部
、９・・・・・・加算器、１０・・・・・・り一ジヨン
・ベース・アドレス・レジスタ、１１・・・・・・読出
しレジスタ、１２・・・・・・制御レジスタ、１３・・
・拡張制御レジスタ、１４・・・・・・識別子生成回路
、５・・・・・・出力レジスタ。
Claims (1)
- １ ｍビットの第１の識別子フィールドとｎビットの第
２の識別子フィールドと論理アドレス・フィールドとシ
ステム絶対アドレス・フィールドとを持つ複数のエント
リを有するアドレス変換索引緩衝機構、並びに識別子生
成回路を備え、多重仮想記憶方式の仮想計算機システム
時には、上記空間識別子生成回路が仮想計算機を識別す
るためのｍビットの仮想計算機識別子を生成すると共に
セグメントテーブル起点アドレスに基づいてｎビットの
空間識別子を生成し、ｍビットの仮想計算機識別子を上
記第１の識別子フィールドに書込み、ｎビットの空間識
別子を上記第２の識別子フィールドに書込み得るように
構成された計算機システムにおいて、多重仮想記憶方式
の通常計算機システム時には、上記空間識別子生成回路
がセグメント・テーブル起点アドレスに基づいてｍ＋ｎ
ビットの空間識別子を生成し、且つｍ＋ｎビットの空間
識別子のｍビットの部分を上記第１の識別子フィールド
に書込み、残りのｎビットの部分を上記第２の識別子フ
ィールドに書込み得るように構成したことを特徴とする
計算機システム。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55095236A JPS5953633B2 (ja) | 1980-07-12 | 1980-07-12 | 計算機システム |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55095236A JPS5953633B2 (ja) | 1980-07-12 | 1980-07-12 | 計算機システム |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS5720982A JPS5720982A (en) | 1982-02-03 |
| JPS5953633B2 true JPS5953633B2 (ja) | 1984-12-26 |
Family
ID=14132119
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55095236A Expired JPS5953633B2 (ja) | 1980-07-12 | 1980-07-12 | 計算機システム |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5953633B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS60209862A (ja) * | 1984-02-29 | 1985-10-22 | Panafacom Ltd | アドレス変換制御方式 |
| US5761738A (en) * | 1993-04-08 | 1998-06-02 | International Business Machines Corporation | Computer system which stores management or control information in different address space but same offset as corresponding data |
-
1980
- 1980-07-12 JP JP55095236A patent/JPS5953633B2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS5720982A (en) | 1982-02-03 |
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