JPS5822832B2

JPS5822832B2 - アドレス変換器

Info

Publication number: JPS5822832B2
Application number: JP53041659A
Authority: JP
Inventors: 桜井潔; 松本建夫; 石川照夫
Original assignee: Azbil Corp
Current assignee: Azbil Corp
Priority date: 1978-04-08
Filing date: 1978-04-08
Publication date: 1983-05-11
Also published as: JPS54133848A

Description

【発明の詳細な説明】本発明はアドレス変換器に関し、特に、スイッチの設定
によって利用装置を任意のアドレス情報から順に指定し
得るようにしたアドレス変換器に関するものである。

一般に、ある利用装置のアドレスの割り当てを任意に設
定できたり、任意のアドレス情報でアクセスすることが
できるならば、利用装置の設計時、あるいは利用装置の
使用時において極めて柔軟性に富んだ構成とすることが
できる。

第１図は、このような目的のもとに従来から使用されて
いるアドレス変換器の回路図であり、アドレス情報その
ものを変換してアドレス・デコード回路の入力とするも
のではなく、スイッチによって与えられるアドレスシフ
ト情報と一致した上位ビットのアドレス情報が入力され
た時にアドレス・デコード回路をイネーブルとし、利用
装置（以下、サブユニットという）をアクセスするよう
にしたものである。

同図において、外部から１６ビツトの２進信号で与えら
れるアドレス信号ＡＩ５〜Ａｏのうち下位ｌＯビットの
アドレス信号Ａ、〜Ａｏは、１個当り１０２４番地のサ
ブユニット・アドレスを有する８個のサブユニット８１
〜Ｓ８に並列接続され、アドレス信号ＡＩ２〜Ａ１０は
これをデコードしてサブユニッ）Ｓｌ−Ｓ８にサブユニ
ットセレクト信号Ｃ３ｏ−Ｃ８７を与えるアドレス・デ
コード回路１に入力されている。

さらに、上位のアドレス信号ＡＩ５〜Ａ１３はイクスク
ルーシプ・オア（ＥＸ−ＯＲ）２．３，４およびアンド
ケート５で形成される一致回路６の一方に入力され、こ
の一致回路６の他方にはアドレスシフト情報を与えるた
めのスイッチＳＷ１〜ＳＷ３が上位のアドレス信号ＡＩ
５〜Ａ□３に対応するように接続されている。

一方、前記アドレス信号Ａ□２〜ＡＩＯのうちアドレス
信号Ａ□２は、イクスクルーシプ・オア１を介してアド
レス・デコード回路１に供給されている。

その動作を具体例を用いて説明すると、スイッチＳＷ３
をオフ、（開成）、スイッチＳＷ２およびＳＷ□をオン
（閉成）した場合、アドレス信号ＡＩ５〜Ａｏで表わさ
れるアドレス情報が６００００８〜７７７７７８（２進
化８進表示）の時に一致回路６の出力がｘＨ“レベルと
なり、アドレス・デコード回路１をイネーブルとする。

従って、サブユニット８１〜Ｓ８は６００００８〜７７
７７７８のアドレス信号でアクセスされるようになり、
スイッチＳＷｏのオン・オフ状態に応じてサブユニット
８１〜Ｓ８のアクセス順序がＳｌ、Ｓ２．Ｓ８の順にな
るか、Ｓ５・・・・・・Ｓ８゜Ｓｌ・・・・・・Ｓ４の
順になる。

具体的には、スイッチＳＷｏがオンの時前者の顔となり
、オフの時後者の順となる。

すなわち、この時のアドレス情報６００００８〜７７７
７７８に対するサブユニット８１〜Ｓ８のメモリアドレ
スは、第１表および第２表に示すように割り当てられた
ことを意味している。

以下の説明において、便宜的に１０２４番地のサブユニ
ット・アドレスをＩＫ番地として表現すると、一致回路
６に入力されている３ビツトのアドレス信号のうち最小
単位のアドレス情報はアドレス信号Ａ□３で表わされる
８に番地（２１３）である。

従って、この従来回路によればサブユニット８１〜Ｓ８
が応答するアドレス情報を８に番地を単位として任意に
シフトすることができる。

すなわち、サプユニソ）Ｓｌ−Ｓ８で確保された８に番
地のユニット・アドレス領域をスイッチＳＷ１〜ＳＷ３
を選択することにより、第３表に示すようにアドレスシ
フトして用いることができる。

しかしながら、前述した従来回路において、アドレスシ
フトによるアドレス情報の始端は常に８に番地のｎ倍（
ｎ−１，２，３・・・・・・７）となってしまう。

つまり、第３表から明らかなように、８に番地のユニッ
ト・アドレス空間を確保されたサプユニツ）８１〜Ｓ８
がアクセスされるアドレス情報の始端は、常に０．８．
１６．２４・・・・・・５６に番地となってしまう。

このため、サブユニツ）８１〜Ｓ８を例えば４に〜１２
に番地のアドレス情報で応答させたい場合には、ユニッ
ト・アドレス領域の％しか使用できす、ユニット・アド
レスの利用効率が半減してしまうという欠点を有する。

また、サブユニツ）Ｓｌ−Ｓ８をメモリ基板等に実装す
る際、実装上の理由等によって実装数がアドレス・デコ
ード回路１のサブユニットセレクト数（第１図の場合は
８個）より少ない場合にはサブユニットのアクセスされ
るアドレス情報が連続しない現象が発生する。

例えば、サブユニツ）８６〜Ｓ８が実装されず、スイッ
チＳＷｏがオフの時には第２表からも判るように、８に
番地のユニット・アドレス領域のうちアドレス情報６１
７７７８と７００００８間でサブユニット８１〜Ｓ５の
アクセスされるアドレス情報が不連続となる。

このため、サブユニットの使用時において極めて不都合
なものとなっている。

従って、本発明の目的はある範囲に亘ってユニット・ア
ドレス領域の確保されたシステムを任意のアドレス情報
を始端としてアクセスすることができ、サブユニット数
がアドレス・デコード回路のサブユニットセレクト数よ
り少ない場合でも連続したアドレス情報でサブユニット
をアクセスし得るようにしたアドレス変換器を提供する
ことにある。

このような目的を達成するために本発明によるアドレス
変換器は、アドレス信号のうち所定数の上位ビット信号
で表わされる上位アドレス情報からスイッチによって選
択的に与えられるアドレスシフト情報を減算し、この減
算値が零のときから利用装置の全アドレス領域に対応す
る値になるまでの間、アドレスデコード回路をイネーブ
ル状態とすることにより、アドレスシフト情報に対応し
たアドレス情報を始端とし、上位アドレス情報の下位の
アドレス情報に従って利用装置の各アドレスが順次アク
セスされるようにしたものである。

以下、図面を用いて本発明の詳細な説明する。

第２図は、本発明によるアドレス変換器の一実施例を示
す回路図であり、第１図と同一部分は同一記号を用いて
いる。

同図において、８はアドレス信号Ａｌ５〜Ａｏのうち
上位４ビツトのアドレス信号Ａ１．〜Ａ１□を一方の入
力（ａ１〜ａ４）とし、スイッチ５Ｗｏ−８Ｗ３によっ
て与えられるアドレスシフト情報を他方の入力（ｂ１〜
ｂ４）とする減算器である。

９は減算器８の減算出力Σ２．Σ３．Σ４および上位キ
ャリー出力Ｃ４の反転出力をノア入力とするノア回路で
あり、Σ２．Σ３．Σ４．Ｃ４の条件が成立した時アド
レス・デコード回路１にイネーブル信号を与えるもので
ある。

１０はシステムのアドレス空間を６４にとした場合にお
いてアドレスシフトが６０に番地に設定（スイッチＳＷ
。

〜ＳＷ３が全てオン）されたとき８個のサブユニット８
１〜Ｓ８のうち後半のアドレス領域を有するサブユニッ
ト８５〜Ｓ８がアドレス情報Ｏ〜４に番地でアクセスさ
れるのを禁止するだめのインバータである。

そして、次位のアドレス信号Ａ１□〜Ａ１０および前記
減算器８の減算出力Σ１はアドレス・デコード回路１に
入力されている。

また、下位のアドレス信号Ａ、〜Ａｏはサブユニツ）Ｓ
ｌ−Ｓ８に夫々並列接続されている。

なお、減算器８は、具体的には４ビツトの加算器が用い
られる。

従って、加算器に減算を行なわせるため、スイッチ５Ｗ
ｏ−８Ｗ３によるアトルスシフト情報は補数としてこの
加算器に与えられ（スイッチＳＷｏ〜ＳＷ３はオンで％
０“−ＴＲＵＥ）、下位からのキャリー人力Ｃ８に１（
ＳＳＨ“レベル）を加えている。

以下、このように構成されたアドレス変換器の動作を詳
しく説明する。

この回路の主な機能は、アドレス信号ＡＩ５〜Ａｏで表
わされるアドレス情報（０〜１７７７７７８）からスイ
ッチＳＷｏ〜ＳＷ４で与えられるアトルスシフト情報を
減算するものであり、アドレスシフト情報の最小単位は
スイッチＳＷｏのオンによる１００００８であり、最大
はスイッチＳＷｏ〜ＳＷ３が全てオンの時の１７０００
０８である。

（もちろん、スイッチ５Ｗｏ−８Ｗ３が全てオフの時に
はアドレスシフト情報はＯである）。

すなわち、アドレス信号Ａ□５〜Ａｏで表わされるアド
レス情報をスイッチＳＷｏ〜ＳＷ３で選択的に与えられ
たアドレス情報分（１００００８（４に番地）（７）整
数倍）だけマイナス側にシフトし、この結果上位３ビツ
トのアドレス信号Ａ１５〜Ａ１３で表わされるアドレス
情報をθ番地に変換し、残りのアドレス（ｉ号に１□〜
Ａｏでサブユニット８１〜Ｓ８のアドレス領域をサブユ
ニットＳ１から順にアクセスするものである。

まず、減算器８の動作を説明する。

スイッチ５Ｗｏ−８Ｗ３のアドレス情報情報を夫々ＳＷ
ｏ、ＳＷ１．ＳＷ２．ＳＷ３（ＳＷｏ〜ＳＷ３は閉成
−ゝ＼Ｌ′／レベル＝−＼０／／）とし、アドレス信号
の上位４ビツトのアドレス情報を夫々ＡＤ４．ＡＤ３．
ＡＤ２．ＡＤ□（ＸＸＨ“レベル＝Ｎ１′う、減算結果
つまりアドレス情報変換後の上位４ビツトのアドレス情
報を夫々Σ４．Σ３．Σ２．Σ１（”Ｈ〃レベル−ＳＳ
ｌ／／）とすれば、減算式は次の第（１）式で表わ
される。

本実施例においては、減算器に加算器を用いているため
、第（２）式のように５Ｗ３ＳＷ２ＳＷｌ百店暦の２の
補数をとって加算している。

例えば、スイッチＳＷ３：オフ、ＳＷ２：オン、ＳＷｌ
：オン、ＳＷｏ：オンとした場合、アドレス信号Ａ１５
〜Ａｏで表わされるアドレス情報は第４表のように変換
される。

従って、変換後の上位３ビットΣ４．Σ３．Σ２で表わ
されるアドレス情報がＯ番地の時のみアドレス・デコー
ド回路１をイネーブルとすることにより、この場合には
アドレス情報７００００８〜１０７７７７８に対してサ
ブユニット８１〜Ｓ８がサブユニツ）Ｓｌかも順にアク
セスされる。

つまり、ノア回路９が石・天・耳・Ｃ４の入力条件が成
立した時、アドレス・デコード回路１をイネーブルとし
、アドレス信号Ａ。

−Ａ１□およびΣ１とで表わされるアドレス情報に基づ
いてサブユニット８１〜Ｓ８をアクセスする。

このアクセス順序は、従来と異なり、常にサプユニツ）
Ｓｌ、Ｓ２゜Ｓ３．・・・・・・ＳＳのノ願となる。

その理由は、アドレス・デコード回路１のイネーブル状
態が常にΣ１・Σ２・Σ３・Σ４となるアドレス情報（
アドレス信号Ａ１．〜ＡＯ）から開始されるからである
。

換言すれば、アドレス信号Ａ□５〜Ａ１２で表わされる
上位アドレス情報とスイッチ５Ｗｏ−８Ｗ３で与えられ
るアドレス情報との差が零となったとき（両者が一致し
たとき）にアドレス・デコード回路１のイネーブル状態
が開始されるからである。

このイネーブル状態は両者の差がサブユニット８１〜Ｓ
８の全アドレス領域に対応する値の最大値になるまで続
行スる。

従ってこの回路によれば、第５表に示すように、４に番
地の整数倍のアドレス情報を始端としてサブユニット８
１〜Ｓ８をアクセスすることができる。

しかも、サブユニット８１〜Ｓ８のアクセス順序が常に
サブユニツ）Ｓｌから順にアクセスされるため、従来の
ようにサブユニットＳ１〜Ｓ８のうちＳ６〜Ｓ８が同一
装置内に実装されない時にもサブユニツ）Ｓｌ−Ｓ５は
連続したアドレス情報でアクセスすることができる。

このため、システムの使用が極めて便利になると共に、
システムの利用効率を向上させることができる。

なお、前述したように、アドレスシフトが６０に番地に
設定（ｓｗｏ−ｓｗ３が全てオン）された時には、８個
のサプユニツ）Ｓｌ−Ｓ８のうち後半のサブユニット・
アドレス領域を有するサブユニツ）８５〜Ｓ８は不使用
となる。

このように本実施例によれば、サブユニット８１〜Ｓ８
を４に番地の整数倍のアドレス情報を始端アドレスとす
る任意のアドレス情報からアクセスすることができる。

しかも、サブユニットＳ１〜Ｓ８のうちＳ６〜Ｓ８が実
装されなくてもサブユニット８１〜Ｓ５を連続したアド
レス情報で所定順序に従ってアクセスすることができる
。

なお、本実施例においては、サブユニット８１〜Ｓ８が
アクセスされる始端のアドレス情報を４に番地の整数倍
のアドレス情報としているが、減算器によってアドレス
を行っているため、減算器に入力するアドレス情報とア
ドレスシフト情報の最小単位を例えば２に番地として回
路構成すれば、同様にして２に番地の整数倍のアドレス
情報を始端としてサブユニットをアクセスすることがで
きることはもちろんである。

また、本実施例において、アドレスシフト情報はスイッ
チによって与えているが、４ビツトのレジスタなどを用
いてもよいことはもちろんである。

以上説明したように本発明によれば、ある範囲に亘って
アドレス領域の確保されたシステムを任意のアドレス情
報を始端としてアクセスすることができ、サブユニット
数がアドレス・デコード回路のサブユニットセレクト数
より少ない場合でも連続したアドレス情報でサブユニッ
トを所定順序でアクセスすることができる。

このため、システムの構成時において極めて有効な効果
を有すると共に、システムの有効な利用が計れ、極めて
柔軟性に富んだ装置を構成することができるなど優れた
効果を発揮する。

【図面の簡単な説明】

第１図は従来のアドレス変換器の回路図、第２図は本発
明によるアドレス変換器の一実施例を示す回路図である
。１・・・・・・アドレス・デコード回路、２，３，４゜
１・・・・・・イクスクルーシブ・オア、５・・・・・
・アンドゲート、６・・・・・・一致回路、８・・・・
・・減算器、９・・・・・ツア、１０・・・・・・イン
バータ、ＳＷｏ〜ＳＷ３・・・・・・スイッチ、Ｓ１〜
Ｓ８・・・・・・サブユニット。

Claims

【特許請求の範囲】１外部から供給される複数ビットのアドレス信号のう
ち、所定数の上位ビットアドレス信号で表わされる上位
アドレス情報をシフトすべき複数ビット信号から成るア
ドレスシフト情報を設定するスイッチ手段と、上記上位アドレス情報から上記アドレスシフト情報を減
算する減算回路と、上記減算回路の減算値が零になったときから複数の利用
装置の全アドレス領域に対応する値になるまでの間イネ
ーブル信号を出力する論理回路と、上記イネーブル信号
によりイネーブル状態となり、上記減算回路の減算値信
号のうち所定数の下位ビットの信号と、上記上位ビット
アドレス信号の次位の所定数の中位アドレス信号とを入
力とし、それぞれ所定のアドレス領域を有する複数の利
用装置のセレクト信号を出力するアドレスデコード回路
とを備え、外部から供給される複数ビットのアドレス信号のうち上
記上位ビットアドレス信号および中位ビットアドレス信
号を除く残りの下位ビット信号は各利用装置のアドレス
信号として共通に供給するように構成し、上記アドレスシフト情報を複数の利用装置をアクセスす
べき始端アドレス情報として設定することにより、複数
の利用装置の始端アドレスを任意のアドレスに変換する
ようにしたアドレス変換器。